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基于CSD编码的FIR数字滤波器优化设计 被引量：4
1
作者 朱霞 柴志雷 须文波 《计算机工程与设计》 CSCD 北大核心 2009年第2期271-274,共4页
研究数字滤波器的动机就在于它正成为一种主要的DSP操作。乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性。采用CSD编码技术来实现对数字滤波器的优化。实验结果表明,该方法的应用能提高乘累加器的运行性能,... 研究数字滤波器的动机就在于它正成为一种主要的DSP操作。乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性。采用CSD编码技术来实现对数字滤波器的优化。实验结果表明,该方法的应用能提高乘累加器的运行性能,达到减少资源、优化面积的目的。数据还表明在最优状态下,CSD编码占用的资源仅仅是2C编码的26.7%,DA算法的40.7%。 展开更多
关键词 正则有符号数 分布式算法 有限脉冲响应 现场可编程门阵列 常系数乘法
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CSD编码中共享子表达式统计特性的研究 被引量：3
2
作者 熊伟 胡永辉 梁青 《空军工程大学学报（自然科学版）》 CSCD 北大核心 2007年第4期58-61,共4页
针对线性DSP变换的无乘法器实现提出主要基于移位相加、CSD编码和共享子表达式的思想,高效的数字表示系统能够降低乘法模块的复杂度。根据CSD表示法和共享子表达式的概念,研究了10位CSD编码的统计规律,得出了5项共享子表达式消除法。通... 针对线性DSP变换的无乘法器实现提出主要基于移位相加、CSD编码和共享子表达式的思想,高效的数字表示系统能够降低乘法模块的复杂度。根据CSD表示法和共享子表达式的概念,研究了10位CSD编码的统计规律,得出了5项共享子表达式消除法。通过有限冲击响应滤波器(FIR)的设计与实现验证了此方法比一般的方法能减少加法器个数的结论。 展开更多
关键词 csd 多常数乘法 共享子表达式
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新型高速CSD编码滤波器及VLSI的实现 被引量：1
3
作者 唐长文 吴俊军 闵昊 《半导体技术》 CAS CSCD 北大核心 2001年第11期22-25,共4页
通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工... 通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工艺实现。芯片规模 ７５００门，面积 １．００ｍｍ ｘ ０．４２ｍｍ。 展开更多
关键词 有限冲击响应滤波器 csd码 BOOTH乘法器 加法树 VLSI
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基于FPGA的CSD编码乘法器 被引量：4
4
作者 何永泰 黄文卿 《电子测量技术》 2006年第4期87-88,共2页
在数字滤波、离散傅里叶变换等数字信号处理中,乘法运算是一个最基本的运算,乘法运算的速度决定着数字系统的运算速度。本文通过理论与实验研究相结合的方法介绍CSD编码乘法器的运算法则及其在FPGA中的实现过程。通过与二进制乘法器相比... 在数字滤波、离散傅里叶变换等数字信号处理中,乘法运算是一个最基本的运算,乘法运算的速度决定着数字系统的运算速度。本文通过理论与实验研究相结合的方法介绍CSD编码乘法器的运算法则及其在FPGA中的实现过程。通过与二进制乘法器相比较,证明CSD编码乘法器在减少对FPGA资源的占用和提高运算速度方面具有明显的效果。 展开更多
关键词 csd编码 乘法器 FPGA
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宽带通信芯片中级联积分梳状插值滤波器的优化设计 被引量：5
5
作者 孙晨 赵毅强 +1 位作者 刘强 李旭 《计算机工程》 CAS CSCD 北大核心 2015年第8期252-255,261,共5页
级联积分梳状(CIC)滤波器由于其结构简单、高效等优点,经常作为宽带通信芯片中的抽取器或插值器。随着通信系统以及超大规模集成电路的发展,芯片集成密度越来越高,需要对芯片中关键模块积分梳状滤波器进行面积的优化。为此,设计一种应... 级联积分梳状(CIC)滤波器由于其结构简单、高效等优点,经常作为宽带通信芯片中的抽取器或插值器。随着通信系统以及超大规模集成电路的发展,芯片集成密度越来越高,需要对芯片中关键模块积分梳状滤波器进行面积的优化。为此,设计一种应用于无线宽带射频芯片的CIC插值滤波器。通过位宽优化方法减少滤波器内部节点位宽,并在增益校正部分采用输出截位后的正则有符号数字量编码乘法代替全位宽二进制补码乘法。实验结果表明,与优化前的CIC插值滤波器相比,该滤波器的电路面积可优化58%左右。 展开更多
关键词 级联积分梳状插值滤波器 宽带通信芯片 位宽优化 增益校正 正则有符号数字量编码乘法 面积优化
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正则有符号系数FIR滤波器优化算法 被引量：2
6
作者 谭家杰 黄三伟 邹常青 《计算机应用》 CSCD 北大核心 2011年第6期1727-1729,共3页
为了节约有限长单位冲激响应(FIR)滤波器的资源,提高运行速度,提出了用最小均方根法将浮点系数量化为正则有符号数(CSD)定点系数的方法。这种方法是先求出FIR滤波器的零点,将共轭成对零点组成两个基本节,采用级联型FIR结构,然后逐步对... 为了节约有限长单位冲激响应(FIR)滤波器的资源,提高运行速度,提出了用最小均方根法将浮点系数量化为正则有符号数(CSD)定点系数的方法。这种方法是先求出FIR滤波器的零点,将共轭成对零点组成两个基本节,采用级联型FIR结构,然后逐步对两个节进行定点数量化,最后量化为CSD定点数。为了验证这种方法的有效性,将它与简单量化进行了对比,结果表明最小均方根法更逼近原浮点系数滤波器,即该量化方式比简单量化更加有效。 展开更多
关键词 数字滤波器 正则有符号数 定点系数 最小均方根
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多级抽取滤波器的VLSI实现 被引量：3
7
作者 杨刚 林争辉 《上海交通大学学报》 EI CAS CSCD 北大核心 2000年第7期900-902,共3页
采用基于 ROM的可编程方案 ,实现了 ∑ΔADC中多级抽取滤波器 .梳状滤波器用作多级抽取的首级 ,使用全加器和全减器实现 .剩余 4倍抽取采用两级半带滤波器和升幅 FIR实现 .这些滤波运算采用一个 ALU分时进行 ,运算控制字存于 ROM中 ,仅... 采用基于 ROM的可编程方案 ,实现了 ∑ΔADC中多级抽取滤波器 .梳状滤波器用作多级抽取的首级 ,使用全加器和全减器实现 .剩余 4倍抽取采用两级半带滤波器和升幅 FIR实现 .这些滤波运算采用一个 ALU分时进行 ,运算控制字存于 ROM中 ,仅需对 ROM编程即可实现不同的滤波器 .控制字同时实现了对 RAM的分级分块存取、规范符号编码 ( CSD) 展开更多
关键词 梳状滤波器 ΣΔADC 多级抽取滤波器 VLSI
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高性能升余弦滤波器设计 被引量：2
8
作者 刘秉坤 王华 陈岚 《电讯技术》 2006年第4期59-62,共4页
给出了一种适用于PHS基带系统中的高性能成形滤波器,对比两种实现方法在基带芯片中的性能,利用最少的非零比特位来表示符号数的编码技术即符号数(Canonic Sign D igit,CSD)。采用子结构共享技术改进数字滤波器结构,实现了2进制补码与CS... 给出了一种适用于PHS基带系统中的高性能成形滤波器,对比两种实现方法在基带芯片中的性能,利用最少的非零比特位来表示符号数的编码技术即符号数(Canonic Sign D igit,CSD)。采用子结构共享技术改进数字滤波器结构,实现了2进制补码与CSD的转换和系统中升余弦Nyquist成形滤波器的ASIC设计,在TSMC 0.18μm工艺下进行了功能仿真、综合和后仿真。 展开更多
关键词 PHS 基带系统 升余弦滤波器 csd 子结构共享
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一种面积优化的内插滤波器的设计及实现 被引量：1
9
作者 李晶 吴晓波 赵津晨 《机电工程》 CAS 2011年第7期872-875,共4页
为节省芯片面积,设计并实现了一种面积优化的内插滤波器,该滤波器适用于Sigma-Delta音频数模转换器。采用级联多级半带滤波器加采样保持电路的系统结构以降低硬件复杂度。同时为了减少硬件开销,对半带滤波器的结构进行了改进。实现时采... 为节省芯片面积,设计并实现了一种面积优化的内插滤波器,该滤波器适用于Sigma-Delta音频数模转换器。采用级联多级半带滤波器加采样保持电路的系统结构以降低硬件复杂度。同时为了减少硬件开销,对半带滤波器的结构进行了改进。实现时采用了正则符号编码(CSD)以进一步减少芯片面积。通过Matlab仿真得到了其滤波器系数,经FPGA平台验证了其功能。滤波器采用TSMC 0.18μm CMOS工艺实现,核心芯片面积为0.34 mm2。测试结果表明,芯片达到了设计指标,并且在面积上有一定的优势。 展开更多
关键词 数模转换器 内插滤波器 半带滤波器 正则符号编码
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应用于UWB系统的低硬件开销128点FFT处理器设计
10
作者 于建 赵炅柱 《数据采集与处理》 CSCD 北大核心 2019年第2期358-366,共9页
快速傅里叶变换(Fast Fourier transform,FFT)处理器是数字信号处理领域的核心单元。本文针对超宽带(Ultra wideband,UWB)系统提出了一种低硬件开销的128点FFT处理器设计方案。此方案在算法上采用了混合基-24-23算法,硬件实现上采用了... 快速傅里叶变换(Fast Fourier transform,FFT)处理器是数字信号处理领域的核心单元。本文针对超宽带(Ultra wideband,UWB)系统提出了一种低硬件开销的128点FFT处理器设计方案。此方案在算法上采用了混合基-24-23算法,硬件实现上采用了单路延迟负反馈(Single delay feedback,SDF)流水线架构,在处理复数乘法运算上,提出一种新型串接正则有符号数(Canonical signed digit,CSD)常数乘法器替代常用布斯乘法器对旋转因子W1i28的复数乘法运算进行实现,大幅降低了FFT处理器消耗的硬件资源。本文设计基于QUARTUS PRIME平台进行开发,并搭配Cyclone 10 LP系列器件,编译报告显示本文方案对比于其他已存在的方案,具有最低的硬件开销和功耗。 展开更多
关键词 傅里叶变换 混合基算法 csd常数乘法器 布斯乘法器 流水线架构
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