基于改进Radix-4 Booth算法的逻辑综合中有符号乘法器设计

1

作者 王立华 张家胜 徐丽 《山东科技大学学报(自然科学版)》 北大核心 2025年第5期101-110,共10页

逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3... 逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3位编码转换为2个控制信号,共同控制Booth选择器生成部分积,部分积的符号位则使用简单的电路统一扩展;采用进位保留加法器阵列对重组后的部分积进行压缩求和,缩短关键路径,减少电路面积。基于SMIC 28 nm工艺库,对采用改进算法设计的16×16 bit有符号乘法器进行逻辑等价性检查与逻辑综合,逻辑综合后网表的电路延时、电路面积与资源信息表明,该方法能较好地提升乘法器的电路性能。 展开更多

关键词 有符号乘法器 Radix-4 booth算法 部分积重组 逻辑综合

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基于符号扩展的booth乘法器设计与实现 被引量：1

2

作者 熊书伟 宋树祥 《电子测量技术》 北大核心 2024年第20期124-131,共8页

针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题,本文在booth2算法的基础上,提出一种改进的基于符号扩展的乘法器优化设计,减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器,并选择交替使... 针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题,本文在booth2算法的基础上,提出一种改进的基于符号扩展的乘法器优化设计,减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器,并选择交替使用3-2压缩器和4-2压缩器的Wallace树形结构,提高了部分积的压缩效率,还缩短了关键路径的延时,提高了乘法器的运算速度。利用NC-verilog等验证工具对乘法器进行编码验证以及功能仿真,使用Design complier在SIMC 180 nm工艺下进行综合分析,结果表明本文设计的乘法器相较于PicoRV32,乘法指令执行周期缩短了88.2%,面积与功耗也优于同类乘法器。 展开更多

关键词 RISC-V处理器 乘法器 booth算法 符号扩展 Wallace树形结构

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Radix-16 Booth流水线乘法器的设计 被引量：7

3

作者 梁峰 邵志标 梁晋 《西安交通大学学报》 EI CAS CSCD 北大核心 2006年第10期1111-1114,1133,共5页

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模... 设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%. 展开更多

关键词 乘法器 booth算法 流水线 压缩阵列

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RSA加密中基于二次Booth编码的Montgomery乘法器(英文) 被引量：3

4

作者 王田 崔小欣 +4 位作者 廖凯 廖楠 黄颖 张潇 于敦山 《北京大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第4期642-646,共5页

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和... 研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和256的Booth乘法器在速度上性能一致,但随着阶的增加,由于预计算和产生部分积的复杂度上升,乘法器的面积将增加。 展开更多

关键词 Montgomery乘法器 booth算法 二次booth编码 高阶booth乘法器

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基于改进的BOOTH编码的高速32×32位并行乘法器设计 被引量：4

5

作者 刘强 王荣生 《计算机工程》 EI CAS CSCD 北大核心 2005年第6期200-202,共3页

采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um... 采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。 展开更多

关键词 乘法器 booth编码 CPL

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基于约束数据捆绑两相握手协议的8位异步Booth乘法器设计 被引量：3

6

作者 何安平 刘晓庆 陈虹 《电子学报》 EI CAS CSCD 北大核心 2018年第4期961-968,共8页

以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本... 以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本论文依据纯异步电路系统的设计方法,采用"约束数据捆绑"两相握手通讯协议的Click微流水线,根据控制和数据处理分离的策略,实现了这种改进算法的8位乘法器,并在FPGA上进行了验证.在45nm工艺制程的FPGA条件下,与相同体系结构的同步乘法器相比,这种异步乘法器在面积和功耗大体相同的情况下,运算速度大体提升超过12倍. 展开更多

关键词 booth算法 异步设计 两相约束数据捆绑握手协议 Click异步控制器 微流水线

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采用Booth算法的16×16并行乘法器设计 被引量：11

7

作者 刘东 《现代电子技术》 2003年第9期21-22,25,共3页

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整... 介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。 展开更多

关键词 booth算法 乘法器 WALLACE树 超前进位加法器 VHDL语言

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Radix-8 Booth译码Montgomery模乘的RSA算法的设计和硬件实现 被引量：1

8

作者 张鑫 王金城 +1 位作者 孙岩 金西 《小型微型计算机系统》 CSCD 北大核心 2008年第5期976-979,共4页

提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方... 提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合. 展开更多

关键词 Radix-8 booth译码 MONTGOMERY模乘 RSA加密/解密

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应用于eFPGA的乘加运算单元设计

9

作者 李春锋 卢丽珍 +2 位作者 余彬 舒毅 范迪 《山东科技大学学报(自然科学版)》 北大核心 2025年第2期104-114,共11页

针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题,提出一种新型乘加运算单元设计结构,以提升乘加单元资源利用率,充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能... 针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题,提出一种新型乘加运算单元设计结构,以提升乘加单元资源利用率,充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能基础上,增加了对常用INT8/16/32量化位宽数据的单指令多数据SIMD运算结构支持,并对位宽扩展后的部分积生成器、压缩树分割方法及并行前缀加法器结构进行了优化,以降低核心乘加单元通路延迟。乘加运算单元采用UMC 28 nm工艺实现,仿真与实验结果表明,乘加单元满足功能正确性要求,在神经网络应用测试电路综合结果上的资源利用率提升1.37~3.05倍。 展开更多

关键词 嵌入式可编程逻辑阵列 数字运算单元 乘加器 booth算法

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在8位微程序控制的模型计算机中Booth算法的实现 被引量：1

10

作者 王晓东 富坤 +2 位作者 耿恒山 秘海晓 孙晓丽 《河北科技大学学报》 CAS 2012年第5期443-447,共5页

描述了在8位微程序控制的模型计算机中,通过编程实现了Booth算法的运算过程。对Booth算法进行了分析,绘出了实现Booth算法的流程图,编写了汇编语言程序,在8位微程序控制的模型计算机中实现了Booth算法,达到了预期的结果。

关键词 乘法 booth算法 模型计算机 补码

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基于Booth编码模乘模块RSA的VLSI设计 被引量：2

11

作者 舒妍 卢君明 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2002年第3期363-367,共5页

在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ... 在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ,提高了处理器的时钟频率 .在 0 2 5 μm工艺下 ,对于10 2 4位操作数 ,可在 2 0 0MHz时钟频率下工作 ,其加密速率约为 178kbit/s . 展开更多

关键词 booth编码 模乘模块 RSA VLSI设计 模幂乘法 模乘算法 因特网 安全

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基于补码等价定义的Booth算法证明

12

作者 王顺利 《现代电子技术》 2012年第12期116-118,共3页

Booth算法是定点补码乘法的基本运算方法。一般文献中,Booth算法都是通过校正法演变过度而来的,但校正法的运算规律不统一,硬件控制复杂,实用价值不大。在此给出了一种补码的等价定义,统一了补码定义的分段表示形式,把数字化的机器数符... Booth算法是定点补码乘法的基本运算方法。一般文献中,Booth算法都是通过校正法演变过度而来的,但校正法的运算规律不统一,硬件控制复杂,实用价值不大。在此给出了一种补码的等价定义,统一了补码定义的分段表示形式,把数字化的机器数符号纳入统一的表达式中,并在此基础上,消除了校正法作为中间环节的影响,直接给出了Booth算法完整的理论证明。结果表明,引入补码等价定义,可以完全避开校正法,直接推证出Booth算法,比传统方法更简明、严谨、实用。 展开更多

关键词 定点乘法运算 补码等价定义 校正法 booth算法

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基于跳跃式Wallace树的低功耗32位乘法器 被引量：8

13

作者 李伟 戴紫彬 陈韬 《计算机工程》 CAS CSCD 北大核心 2008年第17期229-231,共3页

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下... 为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。 展开更多

关键词 booth算法 跳跃式Wallace树 乘法器 LING加法器

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一个并行高速乘法器芯片的设计与实现 被引量：14

14

作者 罗莉 胡守仁 《计算机工程与科学》 CSCD 1997年第4期57-61,共5页

本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时。

关键词 乘法器 并行乘法器 芯片 设计

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32位快速乘法器的设计 被引量：2

15

作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 booth编码 超前进位加法器 Wallace树算法

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一种64位浮点乘加器的设计与实现 被引量：3

16

作者 靳战鹏 白永强 沈绪榜 《计算机工程与应用》 CSCD 北大核心 2006年第18期95-98,共4页

乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使... 乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。 展开更多

关键词 改进booth2算法 浮点乘加器 WALLACE树 全定制

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X-DSP浮点乘法器的设计与实现 被引量：1

17

作者 彭元喜 杨洪杰 谢刚 《计算机应用》 CSCD 北大核心 2010年第11期3121-3125,3133,共6页

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compi... 为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μmCMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。 展开更多

关键词 4∶2压缩树 布斯算法 IEEE-754 浮点乘法器 数字信号处理器

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32位无符号并行乘法器的设计与实现 被引量：2

18

作者 胡小龙 颜煦阳 《计算机工程与科学》 CSCD 北大核心 2010年第4期122-124,共3页

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。

关键词 并行乘法器 booth算法 4压缩器 WALLACE树

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一种改进的联合点乘算法及其应用 被引量：1

19

作者 杨宇 任丰博 胡速登 《机电工程》 CAS 2008年第4期55-57,共3页

在现代密码系统中使用椭圆曲线密码(ECC)最频繁的一种方法是多点乘算法。通过分析ECC各种点乘计算方法,研究了不同算法性能的影响,并针对计算ECC多点乘算法耗时大的问题,提出了一种改进的联合点乘算法。该算法采用了基于基底4的布斯算... 在现代密码系统中使用椭圆曲线密码(ECC)最频繁的一种方法是多点乘算法。通过分析ECC各种点乘计算方法,研究了不同算法性能的影响,并针对计算ECC多点乘算法耗时大的问题,提出了一种改进的联合点乘算法。该算法采用了基于基底4的布斯算法和结合相互对立形式(MOF)的标量表示方法。与传统方法相比较,该算法可以有效地提高运算速度,减少运算时间,并在椭圆曲线数字签名算法(ECDSA)中得到了应用。 展开更多

关键词 椭圆曲线密码 多点乘算法 布斯算法 椭圆曲线数字签名算法

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不定长整数乘法的算法研究 被引量：1

20

作者 孙书咏 马战宝 《西安石油大学学报（自然科学版）》 CAS 北大核心 2010年第6期88-90,共3页

通过对整数乘法的研究给出了基于移位运算和加法运算的不定长整数乘法的算法,根据所提算法给出了基于双链表整数的乘法算法实现的程序设计,计算结果表明,该算法能够提高乘法运算的效率.

关键词 微处理器 不定长整数 乘法运算 booth算法

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