基于符号扩展的booth乘法器设计与实现 被引量：1

1

作者 熊书伟 宋树祥 《电子测量技术》 北大核心 2024年第20期124-131,共8页

针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题,本文在booth2算法的基础上,提出一种改进的基于符号扩展的乘法器优化设计,减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器,并选择交替使... 针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题,本文在booth2算法的基础上,提出一种改进的基于符号扩展的乘法器优化设计,减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器,并选择交替使用3-2压缩器和4-2压缩器的Wallace树形结构,提高了部分积的压缩效率,还缩短了关键路径的延时,提高了乘法器的运算速度。利用NC-verilog等验证工具对乘法器进行编码验证以及功能仿真,使用Design complier在SIMC 180 nm工艺下进行综合分析,结果表明本文设计的乘法器相较于PicoRV32,乘法指令执行周期缩短了88.2%,面积与功耗也优于同类乘法器。 展开更多

关键词 RISC-V处理器 乘法器 booth算法 符号扩展 wallace树形结构

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基于跳跃式Wallace树的低功耗32位乘法器 被引量：8

2

作者 李伟 戴紫彬 陈韬 《计算机工程》 CAS CSCD 北大核心 2008年第17期229-231,共3页

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下... 为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。 展开更多

关键词 booth算法 跳跃式wallace树 乘法器 LING加法器

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采用Booth算法的16×16并行乘法器设计 被引量：11

3

作者 刘东 《现代电子技术》 2003年第9期21-22,25,共3页

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整... 介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。 展开更多

关键词 booth算法 乘法器 wallace树 超前进位加法器 VHDL语言

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32位单精度浮点乘法器的FPGA实现 被引量：3

4

作者 胡侨娟 仲顺安 +1 位作者 陈越洋 党华 《现代电子技术》 2005年第24期23-24,27,共3页

采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真... 采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真,并采用0.5 CM O S工艺进行逻辑综合。 展开更多

关键词 浮点乘法器 booth算法 wallace树 波形仿真

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基于FPGA的高速FIR数字滤波器的设计 被引量：5

5

作者 王心焕 《现代电子技术》 2007年第15期184-187,共4页

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了... 采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。 展开更多

关键词 分布式算法 booth算法 wallace树 超前进位加法器 进位选择加法器 流水线技术 ISE

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一个并行高速乘法器芯片的设计与实现 被引量：14

6

作者 罗莉 胡守仁 《计算机工程与科学》 CSCD 1997年第4期57-61,共5页

本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时。

关键词 乘法器 并行乘法器 芯片 设计

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32位快速乘法器的设计 被引量：2

7

作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 booth编码 超前进位加法器 wallace树算法

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一种64位浮点乘加器的设计与实现 被引量：3

8

作者 靳战鹏 白永强 沈绪榜 《计算机工程与应用》 CSCD 北大核心 2006年第18期95-98,共4页

乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使... 乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。 展开更多

关键词 改进booth2算法 浮点乘加器 wallace树 全定制

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32位无符号并行乘法器的设计与实现 被引量：2

9

作者 胡小龙 颜煦阳 《计算机工程与科学》 CSCD 北大核心 2010年第4期122-124,共3页

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。

关键词 并行乘法器 booth算法 4压缩器 wallace树

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基于标准单元库扩展的快速乘法器设计 被引量：5

10

作者 曾宪恺 郑丹丹 +2 位作者 严晓浪 吕冬明 葛海通 《计算机应用研究》 CSCD 北大核心 2012年第5期1778-1780,1814,共4页

设计并实现17×17 bit带符号数字乘法器。为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩展的设计方法。该方法使用逻辑功效模型分析乘法器的关键路径,通过构造驱动能力更为完备的单元以实... 设计并实现17×17 bit带符号数字乘法器。为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩展的设计方法。该方法使用逻辑功效模型分析乘法器的关键路径,通过构造驱动能力更为完备的单元以实现关键路径中每一级门功效相等,从而得到最短路径延时。将TSMC 90 nm标准单元库扩展得到扩展单元库,使用两个单元库版图分别实现数字乘法器,基于扩展单元库实现的乘法器速度提升10.87%。实验结果表明,基于标准单元库扩展的半定制设计方法可以有效提升电路的性能,这种方法尤其适用于电路负载过大的情况。 展开更多

关键词 乘法器 标准单元库扩展 改进的booth编码算法 wallace树 逻辑功效

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基于冗余算法和跳跃式结构的54位乘法器的研究 被引量：1

11

作者 孙海 邵志标 +1 位作者 迟晓明 邹刚 《西安交通大学学报》 EI CAS CSCD 北大核心 2006年第2期191-194,共4页

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wall... 为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%. 展开更多

关键词 冗余booth算法 跳跃式wallace树 乘法器 部分积

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改进部分积压缩结构的快速乘法器 被引量：1

12

作者 董时华 乔庐峰 《计算机工程》 CAS CSCD 北大核心 2010年第9期252-254,共3页

针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMI... 针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMIC 0.18μm工艺标准数字单元库,使用Synopsys Design Compiler综合实现,在1.8 V,25℃条件下,芯片最大路径延时为3.16 ns,内核面积为50 452.75μm2,功耗为5.17 mW。 展开更多

关键词 布思算法 4-2压缩器 保留进位加法器 跳跃进位加法器 华莱士树型结构

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一种旨在优化速度的多功能乘累加器设计

13

作者 张晓潇 陈杰 +1 位作者 韩亮 林川 《科学技术与工程》 2006年第13期1917-1920,共4页

介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积... 介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。 展开更多

关键词 高速 乘累加/减器 并行 booth算法 wallace树

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32位并行浮点乘法器设计

14

作者 张菁 《科学技术与工程》 2009年第21期6551-6553,共3页

讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证。

关键词 booth算法 4∶2压缩器 wallace树

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