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题名一种64位Booth乘法器的设计与优化
被引量：2
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作者
何军
朱英
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机构
上海高性能集成电路设计中心
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出处
《计算机工程》
CAS
CSCD
2012年第16期253-254,共2页
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文摘
针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.64%,动态功耗和漏电功耗分别减少6.34%和11.98%,能有效减少乘法器的面积和功耗,达到预期目标。
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关键词
BOOTH编码
并行乘法器
64位乘法器
设计优化
功耗
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Keywords
Booth encoding
parallel multiplier
64-bit multiplier
design optimization
power consumption
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分类号
TP368
[自动化与计算机技术—计算机系统结构]
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