层间微通道液体冷却3D-ICs的仿真研究 被引量：3

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作者 高仙仙 陈艺欣 +1 位作者 申利梅 陈焕新 《制冷与空调》 2020年第2期35-39,43,共6页

近年来,随着半导体工业的迅速发展,芯片特征尺寸逐渐减小逐渐接近极限,为此提出三维集成电路(3D-ICs),集成度显著提高,但同时也造成芯片功率密度成倍增加,层间微通道液体冷却因其结构紧凑、传热效果较好、压降低等优点成为备受关注的焦... 近年来,随着半导体工业的迅速发展,芯片特征尺寸逐渐减小逐渐接近极限,为此提出三维集成电路(3D-ICs),集成度显著提高,但同时也造成芯片功率密度成倍增加,层间微通道液体冷却因其结构紧凑、传热效果较好、压降低等优点成为备受关注的焦点。本文采用仿真工具3D-ICE建立带有层间微通道液体冷却的不同通道类型的3D-ICs模型,模拟分析层间通道的物性参数如通道壁厚/针肋直径、通道高度、制冷剂流速/达西速度对三维芯片温度分布的影响情况。结果表明,给定条件下,热点温度随通道壁厚/针肋直径的增加而减少,在50~100变化快,温降最高可达1.309℃,随后趋于稳定;热点温度随通道高度变化的变化因通道类型而异,矩形直通道Tmax在0~1间迅速降低,随后逐渐升高,线性微针肋Tmax在一定范围内较矩形直通道平缓下降,随后缓慢升高或趋于平稳;热点温度随制冷剂流速/达西速度的增加而降低,且变化逐渐平缓。 展开更多

关键词 层间微通道液体冷却 3d-ics 3d-icE 微通道模型 热管理

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一种面向3D-IC中TSV阵列的动态双重自修复方法 被引量：1

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作者 邝艳梅 赵凯 +2 位作者 缪旻 陈兢 罗昌浩 《半导体技术》 CAS 北大核心 2019年第2期121-128,共8页

硅通孔(TSV)是三维集成电路(3D-IC)的关键技术之一,缺陷TSV的片上自修复对于提升3D-IC的可靠性具有重要意义。针对现有片上缺陷TSV自修复方式对冗余TSV数量依赖性较高、可靠性较低等问题,提出了一种包含硬修复和软修复的双重自修复方法... 硅通孔(TSV)是三维集成电路(3D-IC)的关键技术之一,缺陷TSV的片上自修复对于提升3D-IC的可靠性具有重要意义。针对现有片上缺陷TSV自修复方式对冗余TSV数量依赖性较高、可靠性较低等问题,提出了一种包含硬修复和软修复的双重自修复方法。该方法既可以对随机出现的缺陷TSV进行冗余TSV替换,从而实现硬修复;也可以在冗余TSV数量不足时,通过两种不同的软修复策略,对信号进行"并串-串并"转换,实现局部范围内的软修复。该方法能有效减少由大量冗余TSV造成的面积开销,降低缺陷TSV修复率对冗余TSV数量的依赖性,提高缺陷TSV的修复率和3D-IC的可靠性。 展开更多

关键词 三维集成电路(3d-ic) 硅通孔(TSV) 双重自修复 并串-串并转换 高可靠性

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带缓冲器的3D-IC时钟布线

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作者 封成冬 王琴 +1 位作者 谢憬 毛志刚 《微电子学与计算机》 CSCD 北大核心 2014年第8期98-103,共6页

为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插... 为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插入缓冲器来进一步降低时钟树的延时以及最大负载电容.这几个步骤连接起来就形成一个完整的时钟树综合算法.通过Matlab建模验证,这个算法在布线总长度、延时、功耗以及TSV个数等各方面综合考量下获得了很好的效果,进一步降低了3D-IC的成本以及功耗散热问题. 展开更多

关键词 3d-ic 时钟树综合 TSV

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3D-IC类同轴屏蔽型TSV的热力响应分析及结构优化

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作者 孙萍 王志敏 +1 位作者 黄秉欢 巩亮 《半导体技术》 CAS 北大核心 2023年第9期818-826,共9页

硅通孔(TSV)是解决三维集成电路(3D-IC)互连延迟问题的关键技术之一。TSV内部结构的变形失效,大多是由循环温度载荷产生的交变应力引起的。从信号完整性角度考虑,建立了接地TSV形状分别为圆柱形和椭圆柱形的类同轴屏蔽型TSV模型。基于最... 硅通孔(TSV)是解决三维集成电路(3D-IC)互连延迟问题的关键技术之一。TSV内部结构的变形失效,大多是由循环温度载荷产生的交变应力引起的。从信号完整性角度考虑,建立了接地TSV形状分别为圆柱形和椭圆柱形的类同轴屏蔽型TSV模型。基于最大Mises应力准则,对比分析了循环温度载荷对2种类同轴屏蔽型TSV热应力-应变的影响及最大应力点的主要失效形式。最后综合考虑TSV的几何参数对导体和凸块危险点Mises应力的影响,对椭圆柱形类同轴屏蔽型TSV结构进行多目标优化,将2种最优结构中2个危险点的Mises应力分别降低15.10%、17.18%和18.89%、6.74%。为提高TSV热可靠性的优化设计提供参考。 展开更多

关键词 三维集成电路(3d-ic) 热管理 屏蔽型硅通孔(TSV) 有限元仿真 热力响应 多目标优化

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基于Cadence 3D-IC平台的2.5D封装Interposer设计 被引量：1

5

作者 张成 李晴 赵佳 《电子技术应用》 2022年第8期46-50,59,共6页

2.5D先进封装区别于普通2D封装,主要在于多了一层Silicon Interposer(硅中介层),它采用硅工艺,设计方法相比普通2D封装更为复杂。而高带宽存储(High Bandwidth Memory,HBM)接口的互连又是Interposer设计中的主要挑战,需要综合考虑性能... 2.5D先进封装区别于普通2D封装,主要在于多了一层Silicon Interposer(硅中介层),它采用硅工艺,设计方法相比普通2D封装更为复杂。而高带宽存储(High Bandwidth Memory,HBM)接口的互连又是Interposer设计中的主要挑战,需要综合考虑性能、可实现性等多种因素。介绍了基于Cadence 3D-IC平台的Interposer设计方法,并结合HBM接口的自动布线脚本可以快速实现Interposer设计;同时通过仿真分析确定了基于格芯65 nm三层金属硅工艺的HBM2e 3.2 Gb/s互连设计规则,权衡了性能和可实现性,又兼具成本优势。 展开更多

关键词 2.5D先进封装 硅中介层 高带宽存储 3d-ic

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基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查

6

作者 张成 赵佳 李晴 《电子技术应用》 2023年第8期47-52,共6页

随着硅工艺尺寸发展到单纳米水平,摩尔定律的延续越来越困难。2D Flip-Chip、2.5D、3D等异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求,成为延续摩尔定律的主要方向。但它也提出了新的挑战,特别是对于系统级的... 随着硅工艺尺寸发展到单纳米水平,摩尔定律的延续越来越困难。2D Flip-Chip、2.5D、3D等异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求,成为延续摩尔定律的主要方向。但它也提出了新的挑战,特别是对于系统级的LVS检查。采用Cadence Integrity 3D-IC平台工具,针对不同类型的先进封装,进行了系统级LVS检查验证,充分验证了该工具的有效性和实用性,保证了异构集成封装系统解决方案的可靠性。 展开更多

关键词 异构集成 先进封装 系统级LVS Integrity 3d-ic

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3D-SOI像素芯片逻辑层的设计与实现

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作者 郑炜达 周扬 +6 位作者 卢云鹏 徐畅 周佳 章红宇 董静 董明义 欧阳群 《核电子学与探测技术》 CAS 北大核心 2024年第5期791-798,共8页

环形正负电子对撞机(CEPC)实验对顶点探测器的空间分辨率提出了极为苛刻的要求。SOI像素传感器芯片CPV-4使用了3D堆叠技术来满足CEPC需要的高空间分辨率。本文主要研究在3DSOI技术下CPV-4的逻辑层电路设计与验证。逻辑层作为CPV-43D芯... 环形正负电子对撞机(CEPC)实验对顶点探测器的空间分辨率提出了极为苛刻的要求。SOI像素传感器芯片CPV-4使用了3D堆叠技术来满足CEPC需要的高空间分辨率。本文主要研究在3DSOI技术下CPV-4的逻辑层电路设计与验证。逻辑层作为CPV-43D芯片的上层部分包含粒子击中信息的存储和读出功能,采用了紧凑的像素逻辑设计和高效的优先级编码读出逻辑设计。测试系统基于IPBUS协议实现了逻辑交互、数据传输和用户界面的软硬件功能,同时开发了模仿逻辑层功能和接口的仿真器模块。通过对仿真器模块、单独的上层芯片以及3D堆叠后的片上逻辑层进行对比测试,完整验证了片上逻辑层的电路功能,并证明了3D堆叠的键合、减薄和顶层金属化等工艺步骤对片上逻辑层没有不利影响。3D-SOI像素芯片的逻辑电路设计和3D堆叠技术研发取得了初步进展。 展开更多

关键词 CEPC 顶点探测器 3D-SOI 芯片测试

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3D IC系统架构概述

8

作者 陈昊 谢业磊 +1 位作者 庞健 欧阳可青 《中兴通讯技术》 北大核心 2024年第S01期76-83,共8页

随着芯片制造工艺接近物理极限,使用多Die堆叠的三维集成电路(3D IC)已经成为延续摩尔定律的最佳途径之一。利用3D IC将芯片垂直堆叠集成,可以极大程度降低互联长度,提升互联带宽。详细介绍了一些常见的3D IC系统架构方案,说明了使用不... 随着芯片制造工艺接近物理极限,使用多Die堆叠的三维集成电路(3D IC)已经成为延续摩尔定律的最佳途径之一。利用3D IC将芯片垂直堆叠集成,可以极大程度降低互联长度,提升互联带宽。详细介绍了一些常见的3D IC系统架构方案,说明了使用不同3D架构对于整体芯片系统在性能、功耗等方面的优势,也列举了在物理实现、封装测试、工艺能力等方面的挑战。最后综述了一些业内使用3D IC的典型产品,并介绍了这些产品的系统架构、典型参数、适用领域,以及使用3D IC后给产品带来的竞争力提升情况。针对业界现状,认为应该把握机遇,不惧挑战,实现弯道超车。 展开更多

关键词 三维集成电路 三维堆叠芯片 三维片上系统 存储堆叠逻辑 逻辑堆叠逻辑

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仿生Al_(2)O_(3)/SiCnw/环氧复合材料的制备及性能研究

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作者 张宇贝 孙晓毅 +3 位作者 李逢时 张蔷 卢洪来 岳永海 《电子显微学报》 CAS CSCD 北大核心 2024年第5期571-579,共9页

生物结构为设计和制造具有优异性能的先进材料提供了灵感,本文受螳螂虾中抗冲击区域结构启发,发展了一种基于3D打印制备氧化铝正弦波纹结构与冰模板法构筑碳化硅纳米线层状结构相结合的多组装策略,并通过浸渗环氧树脂,最终成功构建了仿... 生物结构为设计和制造具有优异性能的先进材料提供了灵感,本文受螳螂虾中抗冲击区域结构启发,发展了一种基于3D打印制备氧化铝正弦波纹结构与冰模板法构筑碳化硅纳米线层状结构相结合的多组装策略,并通过浸渗环氧树脂,最终成功构建了仿生陶瓷-聚合物复合材料。实验表明,波纹结构和与之垂直排列的层状结构通过多尺度耦合强化作用,同时利用聚合物阻止了裂纹扩展,使得该复合结构的力学性能较于单一结构得到了提升。这种通过双组装高效制备仿生多级次结构的策略,在航空航天、装甲防护以及电磁屏蔽等领域具有较大应用潜力。 展开更多

关键词 3D打印 冰模板法 仿生多层级结构 结构表征 力学性能

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一种堆叠式3D IC的最小边界热分析方法 被引量：7

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作者 余慧 吴昊 +1 位作者 陈更生 童家榕 《电子学报》 EI CAS CSCD 北大核心 2012年第5期865-870,共6页

目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理... 目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理堆叠式3D IC的边界条件,简化了三维芯片封装的热模型;同时,本文提出在堆叠式3D IC的稳态热量分析中通过将连接点分类、采用预处理矩阵的方法加速整个全局热传导矩阵的求解过程,从而简化热分析流程.实验结果表明:将有限元方法作为基本的热分析方法,用最小边界法处理堆叠式3D IC,可以准确分析芯片的热分布;同时通过高效的预处理矩阵可以减少共轭梯度法求解中90%的迭代次数. 展开更多

关键词 热分析 有限元方法 3D IC 最小边界

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一种3D堆叠集成电路中间绑定测试时间优化方案 被引量：14

11

作者 常郝 梁华国 +2 位作者 蒋翠云 欧阳一鸣 徐辉 《电子学报》 EI CAS CSCD 北大核心 2015年第2期393-398,共6页

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考... 中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势. 展开更多

关键词 三维堆叠集成电路 中间绑定测试 硅通孔 测试访问机制 整数线性规划

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常温挤出糖霜3D打印机设计 被引量：1

12

作者 王巧兰 尤晓萍 《食品与机械》 北大核心 2022年第10期99-103,共5页

目的:设计一款满足安全、卫生、操作便捷、结构性能稳定等要求的糖霜制品3D打印机。方法:打印机主要包括机械结构和控制系统,机械结构方面采用龙门架结构,并对传统的打印料罐进行改良。控制系统采用“工控机+运动控制卡”的模式。结果:... 目的:设计一款满足安全、卫生、操作便捷、结构性能稳定等要求的糖霜制品3D打印机。方法:打印机主要包括机械结构和控制系统,机械结构方面采用龙门架结构,并对传统的打印料罐进行改良。控制系统采用“工控机+运动控制卡”的模式。结果:该打印机可快速更换料罐(30 s内),打印机成型速度快(≥5000 mm/min),速度可调;成型精度控制在1 mm以内;成型件的强度、膨胀率和表面粗糙度指标均较好。自带光源的图像识别及处理系统能够识别产品形状、个数及完整性等。结论:改良后的料罐提高了半流体食品打印的卫生性、生产效率,且便于耗材的更换,能加工出复杂糖画模型以满足造型独特的个性化糖艺制品的需求。 展开更多

关键词 3D技术 糖霜 打印 常温挤出

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3D叠层封装集成电路的芯片分离技术 被引量：2

13

作者 林晓玲 梁朝辉 温祺俊 《电子产品可靠性与环境试验》 2016年第2期36-40,共5页

3D叠层封装是高性能器件的一种重要的封装形式,其鲜明的特点为器件的物理分析带来了新的挑战。介绍了一种以微米级区域研磨法为主、化学腐蚀法为辅的芯片分离技术,包括制样方法及技术流程,并给出了实际的应用案例。该技术实现了3D叠层... 3D叠层封装是高性能器件的一种重要的封装形式,其鲜明的特点为器件的物理分析带来了新的挑战。介绍了一种以微米级区域研磨法为主、化学腐蚀法为辅的芯片分离技术,包括制样方法及技术流程,并给出了实际的应用案例。该技术实现了3D叠层芯片封装器件内部多层芯片的逐层暴露及非顶层芯片中缺陷的物理观察分析,有助于确定最终的失效原因,防止失效的重复出现,对于提高集成度高、容量大的器件的可靠性具有重要的意义。 展开更多

关键词 3D叠层封装 集成电路 芯片分离技术 区域研磨法 化学腐蚀法

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基于3D打印技术的个性化冰激凌成型机设计 被引量：7

14

作者 洪健 王栋彦 +1 位作者 李飞 秦国选 《食品与机械》 CSCD 北大核心 2017年第1期101-103,192,共4页

为满足冰激凌消费者的个性化需求,基于快速成型技术设计了一台冰激凌成型机,主要包括传动机构和机械结构、控制系统。传动机构由Z轴传动机构和Core XY二轴联动机构组成;机械结构包括使原料均匀混合的搅拌机构、实现原料逐层堆积固化成... 为满足冰激凌消费者的个性化需求,基于快速成型技术设计了一台冰激凌成型机,主要包括传动机构和机械结构、控制系统。传动机构由Z轴传动机构和Core XY二轴联动机构组成;机械结构包括使原料均匀混合的搅拌机构、实现原料逐层堆积固化成型的工作台,以及可实现XOY平面移动的挤出机构;控制系统包括机构运动控制和温度控制。该机器结构简单,操作方便,造价低,能实现任意复杂结构的个性化冰激凌的成型。 展开更多

关键词 3D打印 快速成型技术 冰激凌

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基于TSV的3D堆叠集成电路测试 被引量：2

15

作者 韩博宇 王伟 +3 位作者 刘坤 陈田 李润丰 郑浏旸 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2014年第4期444-448,共5页

过硅通孔技术,提供了高密度、低延时和低功耗的垂直互连,芯片在三维方向堆叠的密度大、互连线短,从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程、TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战,包... 过硅通孔技术,提供了高密度、低延时和低功耗的垂直互连,芯片在三维方向堆叠的密度大、互连线短,从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程、TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战,包括KGD与KGD晶圆级测试和老化、DFT技术、绑定前可测性、测试经济性、TSVs绑定后的可靠性和测试问题,以及三维集成独有的问题,并介绍了这一领域的早期研究成果。 展开更多

关键词 过硅通孔 三维集成电路 可测性设计 绑定前测试 绑定后测试

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3D IC中全铜互连热应力分析

16

作者 王志敏 黄秉欢 +2 位作者 叶贵根 李逵 巩亮 《微电子学与计算机》 2023年第1期97-104,共8页

三维集成电路(Three-Dimensional Integrated Circuit,3D IC)技术相比于二维封装形式具有互连长度短、异构集成度高、功耗低以及封装尺寸小等特点.因为铜基体具有优异的导电性、抗电迁移性和机械性能,全铜互联结构替代了焊球作为连接结... 三维集成电路(Three-Dimensional Integrated Circuit,3D IC)技术相比于二维封装形式具有互连长度短、异构集成度高、功耗低以及封装尺寸小等特点.因为铜基体具有优异的导电性、抗电迁移性和机械性能,全铜互联结构替代了焊球作为连接结构应用于3D IC中.本文通过数值模拟研究了含有全铜互连和微流道结构的3D IC模型在循环温度载荷下的热可靠性,分析了全铜互联高度对模型内部热应力的影响.结果表明,全铜互连部分的最大热应力与铜柱所处的空间位置相关,离模型中心越远,铜柱内的变形越大.同时,最危险铜柱内部应力分布和变形情况表明,由于铜柱上下端面所受载荷性质不同,铜柱在热载荷作用下的Mises应力大致呈左右及上下对称分布.这会导致铜柱的潜在失效模式是轴向压缩和剪切共同作用下的断裂或损伤.另外,最大Mises应力随铜柱高度的增加而逐渐减小,当铜柱高度为300 gm时最大Mises应力趋于稳定,可以为全铜互连可靠性设计提供参考. 展开更多

关键词 3D IC 全铜互连 热应力 有限元模拟

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3D集成晶圆键合装备现状及研究进展 被引量：15

17

作者 王成君 胡北辰 +1 位作者 杨晓东 武春晖 《电子工艺技术》 2022年第2期63-67,共5页

硅基异构集成和三维集成可满足电子系统小型化高密度集成、多功能高性能集成、小体积低成本集成的需求,有望成为下一代集成电路的使能技术,是集成电路领域当前和今后新的研究热点。硅基三维集成微系统可集成化合物半导体、CMOS、MEMS等... 硅基异构集成和三维集成可满足电子系统小型化高密度集成、多功能高性能集成、小体积低成本集成的需求,有望成为下一代集成电路的使能技术,是集成电路领域当前和今后新的研究热点。硅基三维集成微系统可集成化合物半导体、CMOS、MEMS等芯片,充分发挥不同材料、器件和结构的优势,可实现传统组件电路的芯片化、不同节点逻辑集成电路芯片的集成化,从而提升信号处理等电子产品的性价比。梳理了晶圆键合装备的工艺过程、主要厂商及市场需求、我国晶圆键合设备研发现状,并展望了晶圆键合设备的技术发展趋势。 展开更多

关键词 晶圆键合 异构集成 3D IC 共晶键合 直接键合 混合键合

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系统模块(SiP)和三维封装(3D)在移动通讯中的应用(英文) 被引量：2

18

作者 李维平 Chris Scanlan Akito Yoshida 《电子工业专用设备》 2004年第7期10-14,共5页

电子封装业界正遭受着前所未有的来自手机和其他移动通讯终端设备挑战。在这一领域里,IC封装的关键是尺寸微型化,缩减成本和市场时机。这一挑战的背后隐含着手机技术发展的两大趋势:系统模块化和日益增长的复杂性及功能。越来越多的功... 电子封装业界正遭受着前所未有的来自手机和其他移动通讯终端设备挑战。在这一领域里,IC封装的关键是尺寸微型化,缩减成本和市场时机。这一挑战的背后隐含着手机技术发展的两大趋势:系统模块化和日益增长的复杂性及功能。越来越多的功能正在被组合到手机上即PDA、MP3、照相机、互联网等等。功能的增加需要靠模块化来实现,而模块化又促进了更多功能的组合。同时,模块化使得移动通讯终端设备得以微型化、降低成本和缩短设计周期。业界越来越多地感受到整体射频模块和通讯模块解决方案的必要性。这些整体模块把手机设计师从电路设计的细节中解脱出来,从而能专著于高层的手机应用和系统的设计。为了满足上诉移动通讯产品的苛刻要求,大量的新兴电子封装技术和封装产品应运而生。最引人注目的例子在于对系统模块穴SiP雪和三维穴3D雪封装的重点资金和技术投入。这两项先进封装技术有着各自不同的特征和应用范围。总体介绍先进封装技术在移动通讯中的应用,重点讨论电子封装材料和工艺所面临的挑战和最新发展趋势。对移动通讯带来的新一轮集成化及其所产生的潜在供应链问题也做了适当的讨论。 展开更多

关键词 电子封装 系统模块 三维封装 移动通讯 无限局域

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一种基于分压电路的绑定后TSV测试方法

19

作者 刘军 项晨 +1 位作者 陈田 吴玺 《微电子学与计算机》 2024年第4期132-140,共9页

对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分... 对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分压电路的TSV绑定后测试方法。该方法设计了一种分压电路,进行泄漏故障测试时可以形成一条无分支的电流路径,有效提高了对泄漏故障的测试能力。此外,该方法测试开路故障和泄漏故障时的电流路径不会相互干扰,可以同时测试相邻TSV的开路故障和泄漏故障。实验结果表明,该方法可以测试10 kΩ以下的弱泄漏故障,并且在工艺偏差下依然能够保持较高的测试能力。相比同类测试方法,该方法所需面积开销更小,所需总测试时间更少。 展开更多

关键词 三维集成电路 硅通孔 绑定后测试 内建自测试

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TK50/AP复合物三维纳米网格结构的构筑及其性能研究

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作者 李岚 龙亭宇 +2 位作者 游婷 冯晓军 段晓惠 《化学研究与应用》 CAS 北大核心 2024年第4期704-712,共9页

为了改善1,1’-二羟基-5,5’-联四唑二羟胺盐(TK50)的释能特性,采用冰模板法构筑了TK50/高氯酸铵(AP)(TK50/AP)复合物三维纳米网格结构。通过场发射扫描电子显微镜、X射线粉末衍射、差示扫描量热仪、比表面积和孔径分析仪、热-红联用仪... 为了改善1,1’-二羟基-5,5’-联四唑二羟胺盐(TK50)的释能特性,采用冰模板法构筑了TK50/高氯酸铵(AP)(TK50/AP)复合物三维纳米网格结构。通过场发射扫描电子显微镜、X射线粉末衍射、差示扫描量热仪、比表面积和孔径分析仪、热-红联用仪及激光点火装置对其形貌、微结构、热分解和燃烧性能进行了研究。结果表明,TK50/AP复合物的三维纳米网格结构包含大量的中孔(2~6 nm),比表面积和孔体积分别为7.059m^(2)·g^(-1)和0.09 cm^(3)·g^(-1)。XRD衍射峰强度大大降低,由Scherrer公式计算的平均晶粒度为83.80 nm。DSC曲线有2个放热峰,位于228.1℃处尖锐的强放热峰,其峰温较原料TK50提前12℃,活化能增加144.86 kJ·mol^(-1);位于325.6℃处弱的宽峰,其峰温较原料AP提前105.6℃,活化能增加24.21 kJ·mol^(-1)。热-红联用测试结果表明复合物的热分解速率更快、能量释放更完全。TK50/AP复合物表现出高效稳定的激光点火燃烧(LIC)性能,点火延迟时间从原料TK50的50 ms、混合物的60 ms降低到20 ms,激光点火阈值从原料TK50的25.12 mJ、混合物的12.56 mJ降低到6.28 mJ。复合物的纳米尺寸效应和多孔网格结构优异的传热传质特性是其热分解和LIC性能显著改善的主要原因。 展开更多

关键词 TK50 AP 冰模板 三维纳米网格 热分解 激光点火燃烧

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