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高速码率兼容DVB-S2的LDPC译码器的FPGA实现
被引量：
2
1
作者
谢天娇
李波
+1 位作者
杨懋
闫中江
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2019年第2期299-307,共9页
提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构...
提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。
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关键词
高速ldpc译码器
码率兼容
DVB-S2标准
FPGA
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职称材料
题名
高速码率兼容DVB-S2的LDPC译码器的FPGA实现
被引量：
2
1
作者
谢天娇
李波
杨懋
闫中江
机构
西北工业大学电子信息学院
中国空间技术研究院西安分院
出处
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2019年第2期299-307,共9页
基金
国家自然科学基金(61501373
61771390
+3 种基金
61771392
61271279)
国家科技重大专项(2016ZX03001018-004)
中央高校基本科研业务费项目(3102017ZY018)资助
文摘
提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。
关键词
高速ldpc译码器
码率兼容
DVB-S2标准
FPGA
Keywords
high speed
ldpc
decoder
rate-compatible
DVB-S2 standard
FPGA
分类号
TN92 [电子电信—通信与信息系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
高速码率兼容DVB-S2的LDPC译码器的FPGA实现
谢天娇
李波
杨懋
闫中江
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2019
2
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