期刊导航
期刊开放获取
上海教育软件发展有限公..
期刊文献
+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
检索
高级检索
期刊导航
共找到
2
篇文章
<
1
>
每页显示
20
50
100
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
显示方式：
文摘
详细
列表
相关度排序
被引量排序
时效性排序
Verilog RTL模型
被引量：
5
1
作者
沈理
《同济大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2002年第10期1194-1198,共5页
VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级...
VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .
展开更多
关键词
VerilogRTL模型
VERILOG硬件描述语言
寄存器传输级模型
逻辑模拟
高层次测试
集成电路芯片
芯片
测试
在线阅读
下载PDF
职称材料
RTL集成电路的时序深度
2
作者
高燕
沈理
《同济大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2002年第10期1209-1214,共6页
在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的...
在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .
展开更多
关键词
RTL集成电路
高层次测试
硬件描述语言
时序深度
寄存器传输液
芯片设计
在线阅读
下载PDF
职称材料
题名
Verilog RTL模型
被引量：
5
1
作者
沈理
机构
中国科学院计算技术研究所 北京
出处
《同济大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2002年第10期1194-1198,共5页
基金
国家"8 6 3"高技术研究发展计划资助项目 ( 2 0 0 1AA11110 0 )
文摘
VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .
关键词
VerilogRTL模型
VERILOG硬件描述语言
寄存器传输级模型
逻辑模拟
高层次测试
集成电路芯片
芯片
测试
Keywords
Verilog hardware description language
register transfer level model
logic simulation
high-level testing
分类号
TN492.07 [电子电信—微电子学与固体电子学]
在线阅读
下载PDF
职称材料
题名
RTL集成电路的时序深度
2
作者
高燕
沈理
机构
中国科学院计算技术研究所
出处
《同济大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2002年第10期1209-1214,共6页
基金
国家"8 6 3"高技术研究发展计划资助项目 ( 2 0 0 1AA11110 0 )
文摘
在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .
关键词
RTL集成电路
高层次测试
硬件描述语言
时序深度
寄存器传输液
芯片设计
Keywords
high-level testing
hardware description language
sequential depth
分类号
TN492.07 [电子电信—微电子学与固体电子学]
在线阅读
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
Verilog RTL模型
沈理
《同济大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2002
5
在线阅读
下载PDF
职称材料
2
RTL集成电路的时序深度
高燕
沈理
《同济大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2002
0
在线阅读
下载PDF
职称材料
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
上一页
1
下一页
到第
页
确定
用户登录
登录
IP登录
使用帮助
返回顶部
