考虑时序特性的主动配电网静态安全分析 被引量：18

1

作者 符杨 廖剑波 +2 位作者 李振坤 张静炜 唐昕 《电力系统自动化》 EI CSCD 北大核心 2016年第24期64-70,共7页

主动配电网(ADN)是实现间歇性绿色能源高效利用和网络优化运行的有效技术方案。静态安全分析是调度过程中提高系统运行安全性的重要工作。文中计及分布式电源、储能、可平移负荷,考虑ADN运行的时序特性,提出适用于主动配电网N-1支路故... 主动配电网(ADN)是实现间歇性绿色能源高效利用和网络优化运行的有效技术方案。静态安全分析是调度过程中提高系统运行安全性的重要工作。文中计及分布式电源、储能、可平移负荷,考虑ADN运行的时序特性,提出适用于主动配电网N-1支路故障的静态安全分析方法。首先建立了适用于ADN静态安全分析的元件时序模型和安全指标;其次考虑故障发生时段和故障期间网络运行状态两方面的时序性,提出一种ADN静态安全分析方法,该方法计及了ADN的孤岛运行与主动管理能力,以孤岛功率平衡和网络潮流约束为准则得出切负荷值,定量评估出不同时段、不同支路和系统总体的安全性,以找到系统运行的薄弱环节;最后通过算例的基本分析结果和多场景比较,验证了所提出安全指标和静态安全分析方法的正确性和有效性。 展开更多

关键词 主动配电网 静态安全分析 时序特性 可平移负荷 安全评估指标 N-1支路故障

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静态时序分析在数字ASIC设计中的应用 被引量：4

2

作者 陈敏 殷瑞祥 +1 位作者 郭瑢 曾爱华 《重庆工学院学报》 2005年第8期51-55,62,共6页

主要介绍了静态时序分析在数字ASIC设计中的应用,描述了静态时序分析的基本原理和流程,并以I2C总线设计为例,分析了对数字ASIC作静态时序分析中可能出现的问题,提出了消除虚假路径的实际方法.通过对全芯片进行静态时序分析,可以确认设... 主要介绍了静态时序分析在数字ASIC设计中的应用,描述了静态时序分析的基本原理和流程,并以I2C总线设计为例,分析了对数字ASIC作静态时序分析中可能出现的问题,提出了消除虚假路径的实际方法.通过对全芯片进行静态时序分析,可以确认设计的准确性和可靠性,从而为设计流程中每一部分的工作取得sign-off提供可靠保证. 展开更多

关键词 专用集成电路(ASIC) 静态时序分析(sta) I^2C 时序约束 虚假路径

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静态时序分析方法的基本原理和应用 被引量：6

3

作者 简贵胄 葛宁 冯重熙 《计算机工程与应用》 CSCD 北大核心 2002年第14期115-116,221,共3页

介绍了用于ASIC设计验证的静态时序分析方法的基本原理,并在此基础上给出了将该方法用于优化和验证可编程逻辑器件的设计实例。

关键词 静态时序分析方法 数字系统设计 可编程逻辑器件 专用集成电路

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一种考虑空间关联工艺偏差的统计静态时序分析方法 被引量：1

4

作者 喻伟 杨海钢 +3 位作者 刘洋 黄娟 蔡博睿 陈锐 《电子与信息学报》 EI CSCD 北大核心 2015年第2期468-476,共9页

为了准确评估工艺参数偏差对电路延时的影响,该文提出一种考虑空间关联工艺偏差的统计静态时序分析方法。该方法采用一种考虑非高斯分布工艺参数的二阶延时模型,通过引入临时变量,将2维非线性模型降阶为1维线性模型;再通过计算到达时间... 为了准确评估工艺参数偏差对电路延时的影响,该文提出一种考虑空间关联工艺偏差的统计静态时序分析方法。该方法采用一种考虑非高斯分布工艺参数的二阶延时模型,通过引入临时变量,将2维非线性模型降阶为1维线性模型;再通过计算到达时间的紧密度概率、均值、二阶矩、方差及敏感度系数,完成了非线性非高斯延时表达式的求和、求极大值操作。经ISCAS89电路集测试表明,与蒙特卡洛仿真(MC)相比,该方法对应延时分布的均值、标准差、5%延时点及95%延时点的平均相对误差分别为0.81%,-0.72%,2.23%及-0.05%,而运行时间仅为蒙特卡洛仿真的0.21%,证明该方法具有较高的准确度和较快的运行速度。 展开更多

关键词 集成电路 统计静态时序分析 空间关联 非高斯非线性 工艺偏差 延时模型

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片上系统芯片设计与静态时序分析 被引量：2

5

作者 来金梅 《半导体技术》 CAS CSCD 北大核心 1999年第6期52-55,共4页

提出了一种考虑了布线延迟的片上系统设计流程， 并运用一个新的、全芯片的、门级静态时序分析工具支持片上系统设计。实例设计表明， 该设计方法能使设计者得到更能反映实际版图的延迟值， 验证结果更完整、准确，

关键词 系统芯片 静态时序分析 集成电路 设计

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微控制器静态时序分析方法研究

6

作者 杜高明 苏海涛 张多利 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z2期1054-1055,1069,共3页

静态时序分析方法不依赖于激励,且可以穷尽所有路径,运行速度很快,占用内存很少,克服了动态时序验证的缺陷。我们探讨了时序路径、路径延迟、时序约束等问题,重点研究了多周期路径造成的时序异常排除方法,并用静态时序分析工具Primetim... 静态时序分析方法不依赖于激励,且可以穷尽所有路径,运行速度很快,占用内存很少,克服了动态时序验证的缺陷。我们探讨了时序路径、路径延迟、时序约束等问题,重点研究了多周期路径造成的时序异常排除方法,并用静态时序分析工具Primetime对微控制器软核HGD08R01进行了案例分析,获得了满意的效果。 展开更多

关键词 微控制器 静态时序分析 时序异常 多周期路径

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敏捷设计中基于机器学习的静态时序分析方法综述 被引量：4

7

作者 贺旭 王耀 +4 位作者 傅智勇 李暾 屈婉霞 万海 张吉良 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2023年第4期640-652,共13页

随着集成电路规模越来越大,设计变得越来越复杂.为了有效地提升设计生产率,芯片敏捷设计受到越来越广泛的重视.在芯片RTL-to-GDSII设计流程中,敏捷设计方法需要广泛借助机器学习技术,寻求“无人参与”的解决方案.时序性能作为芯片的重... 随着集成电路规模越来越大,设计变得越来越复杂.为了有效地提升设计生产率,芯片敏捷设计受到越来越广泛的重视.在芯片RTL-to-GDSII设计流程中,敏捷设计方法需要广泛借助机器学习技术,寻求“无人参与”的解决方案.时序性能作为芯片的重要性能指标,需要在RTL-to-GDSII设计的各个流程中进行静态时序分析.快速、准确、可靠的时序预测,可以将Sign-Off的时序性能前馈到早期设计流程中,指导早期设计的时序优化和时序收敛,减少芯片设计的迭代次数和迭代周期.文中给出敏捷设计中时序优化的流程框架,详细地梳理了RTL-to-GDSII设计流程中基于机器学习的时序分析研究现状;并从数据准备、问题建模、实用性以及通用性等多方面,探讨了敏捷设计中基于机器学习方法进行时序预测的挑战. 展开更多

关键词 敏捷设计 电子设计自动化 静态时序分析 机器学习

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深亚微米ASIC设计中的静态时序分析 被引量：5

8

作者 廖军和 叶兵 《半导体技术》 CAS CSCD 北大核心 2009年第1期45-48,共4页

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键。描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethernet over PDH)转换器芯片为例,详细介绍了针对时钟定... 随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键。描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethernet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略。结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证。 展开更多

关键词 ASIC设计 时序约束 时序路径 静态时序分析

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基于随机配置法和输入端缩减技术的统计静态时序分析 被引量：3

9

作者 王毅 曾璇 +4 位作者 陶俊 朱恒亮 罗旭 严昌浩 蔡伟 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2008年第12期1527-1534,共8页

在考虑工艺偏差影响的统计静态时序分析中,针对求解多个随机分布最大值(MAX)的关键问题,提出一种快速MAX算法.该算法将统计输入下的MAX问题转换为求解一组离散配置点上的确定性MAX问题,并用带权最小二乘来计算MAX输出多项式的系数;基于... 在考虑工艺偏差影响的统计静态时序分析中,针对求解多个随机分布最大值(MAX)的关键问题,提出一种快速MAX算法.该算法将统计输入下的MAX问题转换为求解一组离散配置点上的确定性MAX问题,并用带权最小二乘来计算MAX输出多项式的系数;基于稀疏网格技术有效地减少配置点数,提出输入端缩减技术,进一步提高了MAX的计算效率.ISCAS85基准电路的实验结果表明,该算法较已有的二阶矩匹配算法和基于降维的随机Galerkin算法明显地提高了精度,且效率相当;与10 000次蒙特卡罗的结果相比,中值和方差的相对误差基本小于5%,且有100倍的速度提升. 展开更多

关键词 统计静态时序分析 随机配置法 稀疏网格 输入端缩减 工艺参数偏差

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静态时序分析中的门延时计算 被引量：1

10

作者 邵波 杨华中 +1 位作者 罗嵘 汪蕙 《半导体技术》 CAS CSCD 北大核心 2003年第7期43-46,共4页

静态时序分析由于速度快和容量大而广泛应用于时序验证,而门延时的计算则是静态时序分析中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型,由于不能很好的与等效电容公式结合,门延时的计算存在过于悲观性或乐观性结果... 静态时序分析由于速度快和容量大而广泛应用于时序验证,而门延时的计算则是静态时序分析中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型,由于不能很好的与等效电容公式结合,门延时的计算存在过于悲观性或乐观性结果。本文采用输出驱动导纳和互连线拓扑结构相结合的方法, 对门延时负载模型进行了改进,很好地与等效电容计算结合,保证了静态时序分析的准确性。 展开更多

关键词 静态时序分析 门延时 输出驱动点导纳函数 等效电容 集成电路设计

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静态时序分析在微处理器中的应用

11

作者 贾晨旭 汪莹 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z3期2628-2629,共2页

在微处理器设计中,时序分析是关系到设计成功与否的重要的一步。作为分析和验证电路时序行为的新手段,静态时序分析技术以其无需仿真、快速、占用内存少以及测试覆益面全等优点越来越多的应用于深亚微米的电路设计中。本文以SYNOPSYS公... 在微处理器设计中,时序分析是关系到设计成功与否的重要的一步。作为分析和验证电路时序行为的新手段,静态时序分析技术以其无需仿真、快速、占用内存少以及测试覆益面全等优点越来越多的应用于深亚微米的电路设计中。本文以SYNOPSYS公司的静态时序分析工具PT为基础,介绍了静态时序分析技术在微处理器设计中的应用。 展开更多

关键词 静态时序分析 微处理器 PT

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考虑多输入同时翻转的晶体管级时序分析技术

12

作者 李振涛 陈书明 《计算机工程与科学》 CSCD 2008年第9期111-115,131,共6页

为了克服现有延时模型所遇到的困难,本文对静态时序分析中通过晶体管级电路模拟来计算门延时的方法进行了研究,该技术的关键是延时测试波形的自动生成。文中分析了多输入同时翻转对最大门延时的影响,提出了一种可以用于测试波形生成的... 为了克服现有延时模型所遇到的困难,本文对静态时序分析中通过晶体管级电路模拟来计算门延时的方法进行了研究,该技术的关键是延时测试波形的自动生成。文中分析了多输入同时翻转对最大门延时的影响,提出了一种可以用于测试波形生成的多输入同时翻转模型。基于该模型,提出了互补CMOS电路和传输管电路延时测试波形的生成算法。将模拟计算门延时的方法与晶体管级电路的功能模型提取技术结合在一起,实现了一个晶体管级电路的静态时序分析工具─SpiceTime。实验结果表明,SpiceTime的分析结果均大于HSPICE的模拟结果,而且误差不超过2.7%。Spice-Time的分析时间与电路大小成线性关系,单个门的平均分析时间约为0.3秒。实验结果表明,如果使用单信号翻转模型,最大延时最多可以被低估4.8%。 展开更多

关键词 多个输入同时翻转 电路模拟 静态时序分析 测试波形生成 SpiceTime

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面向串扰时延效应的时序分析方法及在集成电路测试中的应用 被引量：2

13

作者 张旻晋 李华伟 李晓维 《计算机学报》 EI CSCD 北大核心 2007年第10期1681-1688,共8页

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一... 随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间. 展开更多

关键词 串扰 静态时序分析 通路时延故障 时延测试

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RapidIO交换芯片的静态时序约束设计 被引量：1

14

作者 张丽 沈剑良 李沛杰 《现代电子技术》 2023年第4期1-6,共6页

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求... 静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。 展开更多

关键词 静态时序分析 时序约束 RapidIO交换芯片 时序收敛 时钟同步 时钟约束

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未知工艺角下时序违反的机器学习预测

15

作者 黄鹏程 冯超超 马驰远 《计算机工程与科学》 CSCD 北大核心 2024年第3期395-399,共5页

集成电路设计复杂性的增长以及工艺尺寸的持续缩减给静态时序分析以及设计周期带来了新的严峻挑战。为了提升静态时序分析效率、缩短设计周期,充分考虑FinFET工艺特性以及静态时序分析原理,提出了未知工艺角下时序违反的机器学习预测方... 集成电路设计复杂性的增长以及工艺尺寸的持续缩减给静态时序分析以及设计周期带来了新的严峻挑战。为了提升静态时序分析效率、缩短设计周期,充分考虑FinFET工艺特性以及静态时序分析原理,提出了未知工艺角下时序违反的机器学习预测方法,实现了基于部分工艺角的时序特性来预测另外一部分工艺角的时序特性的目标。基于某工业设计进行实验,结果表明,提出的方法利用5个工艺角时序预测另外31个工艺角时序,可达到小于2 ps的平均绝对误差,远远优于传统方法所需的21个工艺角,显著改善了预测精度和减少了静态时序分析工作量。 展开更多

关键词 机器学习 工艺角 静态时序分析 FINFET

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双阈值CMOS电路静态功耗优化 被引量：8

16

作者 徐勇军 骆祖莹 +1 位作者 李晓维 李华伟 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2003年第3期264-269,共6页

集成电路设计进入深亚微米阶段后 ,静态功耗不容忽视 提出一种基于双阈值电压的静态功耗优化算法 ,利用ISCAS85和ISCAS89电路集的实验结果表明 ,2 0 %以上的静态功耗可以被消除 (大规模电路在 90 %以上 ) ;同时 ,文中算法也从很大程度... 集成电路设计进入深亚微米阶段后 ,静态功耗不容忽视 提出一种基于双阈值电压的静态功耗优化算法 ,利用ISCAS85和ISCAS89电路集的实验结果表明 ,2 0 %以上的静态功耗可以被消除 (大规模电路在 90 %以上 ) ;同时 ,文中算法也从很大程度上减小了电路的竞争冒险 。 展开更多

关键词 CMOS 亚阈电流 双阈值电压 静态时序分析

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基于RNN的标准单元延时预测方法

17

作者 游卉擎 黄鹏程 +2 位作者 赵振宇 王斌 向凌云 《郑州大学学报(理学版)》 北大核心 2025年第3期28-34,共7页

在集成电路布线完成至确认阶段的迭代优化时序过程中,重复进行静态时序分析会带来高额的时间成本。为此,设计了标准单元特征提取算法,并对标准单元延时预测问题进行建模。以循环神经网络(recurrent neural network,RNN)为基础构建了标... 在集成电路布线完成至确认阶段的迭代优化时序过程中,重复进行静态时序分析会带来高额的时间成本。为此,设计了标准单元特征提取算法,并对标准单元延时预测问题进行建模。以循环神经网络(recurrent neural network,RNN)为基础构建了标准单元延时预测模型(cell-delay prediction model,C-DPM),深入挖掘标准单元特性与延时之间存在的非线性映射关系,从而实现了快速预测标准单元延时。为了测试C-DPM对不同设计模块在不同工艺、电压、温度条件下的延时预测效果,对亚30 nm工艺下的6个设计模块进行了实验。实验结果显示,C-DPM的最大延时预测的平均绝对误差为0.519 ps~1.310 ps,最小延时预测的平均绝对误差为0.380 ps~1.016 ps,表明C-DPM能以极小的误差换取时间开销的减少,从而加快了物理设计的效率。 展开更多

关键词 循环神经网络 静态时序分析 机器学习 标准单元 延时预测

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芯片动态门限静态功耗的优化技术 被引量：2

18

作者 李先锐 葛海波 +1 位作者 来新泉 李玉山 《电子科技大学学报》 EI CAS CSCD 北大核心 2009年第3期443-446,共4页

提出了一种双阈值电压的动态门限静态功耗优化算法。该算法通过直接统计电路门级节点的松弛裕度,利用静态时序分析其最大松弛裕度及邻节点松弛裕度特征,区分电路中的关键与非关键节点并分步调整其相应的阈值电压,从而有效地实现了对CMO... 提出了一种双阈值电压的动态门限静态功耗优化算法。该算法通过直接统计电路门级节点的松弛裕度,利用静态时序分析其最大松弛裕度及邻节点松弛裕度特征,区分电路中的关键与非关键节点并分步调整其相应的阈值电压,从而有效地实现了对CMOS电路静态功耗的优化设计。基于ISCA85基准实验电路集,采用该技术和以往的算法进行了对比验证。结果表明,该算法在不降低静态功耗优化效率的同时,优化时间缩短了95%以上,适合于超大规模电路静态功耗优化。 展开更多

关键词 双阈值 动态门限 静态功耗优化 静态时序分析

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基于多级一致性协议的多核处理器WCET分析方法 被引量：1

19

作者 朱怡安 史先琛 +4 位作者 姚烨 李联 任鹏远 董威振 李佳钰 《计算机研究与发展》 EI CSCD 北大核心 2023年第1期30-42,共13页

由于多核处理器优越的计算性能,多核处理器现已广泛应用在嵌入式实时系统中.相对于单核处理器,多核处理器存在资源共享竞争、并行任务干扰等因素,尤其是缓存(Cache)一致性问题,导致任务最坏情况执行时间(worst-case execution time,WCET... 由于多核处理器优越的计算性能,多核处理器现已广泛应用在嵌入式实时系统中.相对于单核处理器,多核处理器存在资源共享竞争、并行任务干扰等因素,尤其是缓存(Cache)一致性问题,导致任务最坏情况执行时间(worst-case execution time,WCET)的预测更加困难.基于以上因素,提出基于多级一致性协议的多核处理器WCET分析方法.该方法针对多级一致性协议体系架构,提出多级一致性域的概念,将多核处理器的数据访问分为域内访问和跨域访问2个层次,根据Cache读写策略和MESI(modify exclusive shared invalid)一致性协议,得出一致性域内部和跨一致性域的Cache状态更新函数,从而实现多级一致性协议嵌套情况下的WCET分析.实验结果表明,在改变Cache配置参数的情况下,该方法分析结果与GEM5仿真结果的变化趋势一致,经过相关性分析,GEM5仿真结果与该方法分析结果相关性系数不低于0.98;在分析精度方面,该方法的平均过估计率为1.30,相比现有方法降低了0.78. 展开更多

关键词 最坏情况执行时间 CACHE一致性协议 跨一致性域 静态分析 时序分析

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微处理器设计中的时序验证及优化 被引量：2

20

作者 朱宇耀 苏凯雄 陈建 《现代电子技术》 2012年第8期147-149,153,共4页

为了解决微处理器设计中时序验证和性能优化问题,采取可综合代码设计到静态时序分析过程中针对关键路径进行处理的策略,完成了系统性能优化的完整流程。理论分析和实践结果证明,根据RTL级的静态时序分析结果进行系统关键路径的优化,可... 为了解决微处理器设计中时序验证和性能优化问题,采取可综合代码设计到静态时序分析过程中针对关键路径进行处理的策略,完成了系统性能优化的完整流程。理论分析和实践结果证明,根据RTL级的静态时序分析结果进行系统关键路径的优化,可显著提高微处理器的总体性能,减少设计的迭代次数,缩短了设计的周期。 展开更多

关键词 微处理器 关键路径 可综合代码设计 静态时序分析

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