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题名一种多线程阵列众核处理器的二级Cache划分机制
被引量：1
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作者
陈逸飞
朱蕾
李宏亮
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机构
江南计算技术研究所
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出处
《计算机工程与科学》
CSCD
北大核心
2019年第3期400-408,共9页
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文摘
阵列众核处理器由于其较高的计算性能和能效比已经广泛应用于高性能计算领域。而要构建未来高性能计算系统处理器必须解决严峻的"访存墙"挑战以及核心协同问题。通常的阵列处理器,其核心多采用单线程结构,以减少开销,但是对访存提出了较高的要求。引入硬件同时多线程技术,针对实验中单核心多线程二级Cache利用率较低的问题,提出了一种共享二级Cache划分机制。经实验模拟,通过上述优化的共享二级Cache划分机制,二级指令Cache失效率下降18.59%,数据Cache失效率下降6.60%,整体CPI性能提升达到10.1%。
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关键词
阵列众核处理器
同时多线程
共享二级Cache划分机制
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Keywords
array-based many-core processor
simultaneous multithreading
shared L2 cache partitioning mechanism
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分类号
TP303
[自动化与计算机技术—计算机系统结构]
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题名一种阵列众核处理器的多级指令缓存结构
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作者
陈逸飞
李宏亮
刘骁
高红光
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机构
江南计算技术研究所
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出处
《计算机工程与科学》
CSCD
北大核心
2018年第4期571-579,共9页
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基金
国家863计划(2015AA01A301)
国家"核高基"重大专项(2013ZX01028001001001)
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文摘
阵列众核处理器由于其较高的计算性能和能效比已经被广泛应用于高性能计算领域。而要构建未来高性能计算系统处理器必须解决严峻的"访存墙"挑战以及核心协同问题。通常的阵列处理器中,核心多采用单线程结构,以减少开销,但是对访存提出了较高的要求。在阵列众核处理器中,在单核心中引入硬件同时多线程技术,针对实验中一级指令缓存命中率随着线程数增加而显著降低的问题,提出了一种面向阵列众核处理器的冗余指令缓存存储结构,基于该结构,提出采用FIFO及类LRU替换策略。通过上述优化的高速缓存结构设计,经实验模拟,双线程整体指令Cache失效率降低了25.2%,整体CPI性能提升了30.2%。
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关键词
阵列众核处理器
同时多线程
冗余指令缓存
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Keywords
array-based many-core processor
simultaneous multithreading
redundancy instruction Cache
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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