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基于高基阵列乘法器的高速模乘单元设计与实现被引量：3: 1; 作者胡进何德彪陈建华《计算机工程与设计》 CSCD 北大核心 2010年第6期1202-1204,1208,共4页; 蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中。目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,... 展开更多; 关键词 RSA密码椭圆曲线密码 MONTGOMERY算法模乘阵列乘法器可编程门列阵; 在线阅读下载PDF 职称材料

一种多功能阵列乘法器的设计方法被引量：2: 2; 作者胡正伟仲顺安《计算机工程》 CAS CSCD 北大核心 2007年第22期23-25,共3页; 为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6... 展开更多; 关键词阵列乘法器浮点超前进位流水线; 在线阅读下载PDF 职称材料

阵列乘法器通路时延故障的内建自测试被引量：2: 3; 作者杨德才陈光 谢永乐《电子与信息学报》 EI CSCD 北大核心 2009年第1期238-241,共4页; 阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试... 展开更多; 关键词阵列乘法器内建自测试时延故障测试通路时延故障单跳变序列; 在线阅读下载PDF 职称材料

CSA/CLA阵列乘法器的测试生成: 4; 作者曾平英毛志刚叶以正《计算机研究与发展》 EI CSCD 北大核心 1999年第1期118-123,共6页; 文中针对最后一级采用４位ＣＬＡ加法器级联的Ｍ×Ｎ位ＣＳＡ／ＣＬＡ阵列乘法器，讨论了一种非常有效的测试生成方法．该方法不依赖于乘法器的大小以及乘法器基本单元内部的具体实现结构，与前人的工作相比，缩短了测试时间．对于... 展开更多; 关键词测试生成阵列乘法器 CLA CSA 乘法器; 在线阅读下载PDF 职称材料

进位保留阵列乘法器的一种内建自测试: 5; 作者杨德才陈光(礻禹) 谢永乐《电子科技大学学报》 EI CAS CSCD 北大核心 2007年第4期751-754,共4页; 对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加... 展开更多; 关键词内建自测试进位保留阵列乘法器可测性设计伪穷举测试; 在线阅读下载PDF 职称材料

基于16位定点DSP的并行乘法器的设计被引量：1: 6; 作者王叶辉林贻侠严伟《半导体技术》 CAS CSCD 北大核心 2004年第5期101-105,共5页; 设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法... 展开更多; 关键词 DSP 并行乘法器阵列乘法器改进型Booth编码部分积产生器; 在线阅读下载PDF 职称材料

题名基于高基阵列乘法器的高速模乘单元设计与实现被引量：3: 1; 作者胡进何德彪陈建华; 机构武汉大学数学与统计学院; 出处《计算机工程与设计》 CSCD 北大核心 2010年第6期1202-1204,1208,共4页; 文摘蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中。目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路。; 关键词 RSA密码椭圆曲线密码 MONTGOMERY算法模乘阵列乘法器可编程门列阵; Keywords RSA elliptic curve cryptography montgomery algorithm modular multiplication systolic multiplier FPGA; 分类号 TP309 [自动化与计算机技术—计算机系统结构] O157.4 [理学—基础数学]; 在线阅读下载PDF 职称材料

题名一种多功能阵列乘法器的设计方法被引量：2: 2; 作者胡正伟仲顺安; 机构北京理工大学电子工程系; 出处《计算机工程》 CAS CSCD 北大核心 2007年第22期23-25,共3页; 基金国家部委预研基金资助项目(200205); 文摘为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。; 关键词阵列乘法器浮点超前进位流水线; Keywords array multiplier floating point carry look ahead pipeline; 分类号 TP302.2 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名阵列乘法器通路时延故障的内建自测试被引量：2: 3; 作者杨德才陈光 谢永乐; 机构电子科技大学自动化工程学院; 出处《电子与信息学报》 EI CSCD 北大核心 2009年第1期238-241,共4页; 基金国家自然科学基金(90407007)资助课题; 文摘阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。; 关键词阵列乘法器内建自测试时延故障测试通路时延故障单跳变序列; Keywords Array multiplier Built-In Self-Test （BIST） Delay fault test Path delay fault Single input change sequences; 分类号 TN407 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名CSA/CLA阵列乘法器的测试生成: 4; 作者曾平英毛志刚叶以正; 机构哈尔滨工业大学微电子中心; 出处《计算机研究与发展》 EI CSCD 北大核心 1999年第1期118-123,共6页; 文摘文中针对最后一级采用４位ＣＬＡ加法器级联的Ｍ×Ｎ位ＣＳＡ／ＣＬＡ阵列乘法器，讨论了一种非常有效的测试生成方法．该方法不依赖于乘法器的大小以及乘法器基本单元内部的具体实现结构，与前人的工作相比，缩短了测试时间．对于上述结构的ＣＳＡ／ＣＬＡ阵列乘法器，使用２８个测试矢量即可得到１００％的故障覆盖率．采用文中给出的测试矢量构造ＣＳＡ／ＣＬＡ阵列乘法器的ＢＩＳＴ电路不需要改变乘法器的结构，因此对乘法器的正常工作性能几乎没有任何影响．; 关键词测试生成阵列乘法器 CLA CSA 乘法器; Keywords test pattern generation, exhaustive testing, array multipliers, CLA; 分类号 TP332.22 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名进位保留阵列乘法器的一种内建自测试: 5; 作者杨德才陈光(礻禹) 谢永乐; 机构电子科技大学自动化工程学院; 出处《电子科技大学学报》 EI CAS CSCD 北大核心 2007年第4期751-754,共4页; 基金国家自然科学基金资助项目(90407007); 文摘对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点。; 关键词内建自测试进位保留阵列乘法器可测性设计伪穷举测试; Keywords built-in selt-test carry save array multiplier design for testability pseudo-exhaustive test; 分类号 TN407 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于16位定点DSP的并行乘法器的设计被引量：1: 6; 作者王叶辉林贻侠严伟; 机构上海大学微电子研发中心; 出处《半导体技术》 CAS CSCD 北大核心 2004年第5期101-105,共5页; 文摘设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线。; 关键词 DSP 并行乘法器阵列乘法器改进型Booth编码部分积产生器; Keywords modified Booth encoding partial-product generator array multiplier; 分类号 TP332.22 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	基于高基阵列乘法器的高速模乘单元设计与实现	胡进何德彪陈建华	《计算机工程与设计》 CSCD 北大核心	2010	3	在线阅读下载PDF 职称材料
2	一种多功能阵列乘法器的设计方法	胡正伟仲顺安	《计算机工程》 CAS CSCD 北大核心	2007	2	在线阅读下载PDF 职称材料
3	阵列乘法器通路时延故障的内建自测试	杨德才陈光 谢永乐	《电子与信息学报》 EI CSCD 北大核心	2009	2	在线阅读下载PDF 职称材料
4	CSA/CLA阵列乘法器的测试生成	曾平英毛志刚叶以正	《计算机研究与发展》 EI CSCD 北大核心	1999	0	在线阅读下载PDF 职称材料
5	进位保留阵列乘法器的一种内建自测试	杨德才陈光(礻禹) 谢永乐	《电子科技大学学报》 EI CAS CSCD 北大核心	2007	0	在线阅读下载PDF 职称材料
6	基于16位定点DSP的并行乘法器的设计	王叶辉林贻侠严伟	《半导体技术》 CAS CSCD 北大核心	2004	1	在线阅读下载PDF 职称材料