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高速RS编译码器的设计及其FPGA实现
被引量：
6
1
作者
向良军
王梓斌
+1 位作者
金国平
郑林华
《计算机工程与应用》
CSCD
2012年第1期64-67,共4页
在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策...
在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200MHz系统时钟频率时达到10Mb/s的译码速率,实现了高速数据处理。
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关键词
里所
(
rs
)
编
译码
现场可
编
程门阵列(FPGA)
域乘法
迭代
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算法
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职称材料
题名
高速RS编译码器的设计及其FPGA实现
被引量：
6
1
作者
向良军
王梓斌
金国平
郑林华
机构
国防科技大学电子科学与工程学院
北京环球信息应用开发中心
出处
《计算机工程与应用》
CSCD
2012年第1期64-67,共4页
基金
国家自然科学基金(No.60902092)
文摘
在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200MHz系统时钟频率时达到10Mb/s的译码速率,实现了高速数据处理。
关键词
里所
(
rs
)
编
译码
现场可
编
程门阵列(FPGA)
域乘法
迭代
译码
算法
Keywords
Reed-Solomon（
rs
） coding and decoding Field-Programmable Gate Array（FPGA） Galois Field（GF） multiplier iteration decoding algorithm
分类号
TN911.22 [电子电信—通信与信息系统]
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题名
作者
出处
发文年
被引量
操作
1
高速RS编译码器的设计及其FPGA实现
向良军
王梓斌
金国平
郑林华
《计算机工程与应用》
CSCD
2012
6
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