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题名一种消除采样频偏的定时同步架构
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作者
肖磊
张宴槐
李浩
李旭阳
别智恒
卫洋斌
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机构
中国电子科技集团公司航空电子信息系统技术重点实验室
电子科技大学自动化工程学院
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出处
《微电子学与计算机》
2024年第12期51-59,共9页
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基金
国家自然科学基金(62303091)
中国博士后面上基金(2021M700707)
四川省自然科学基金(2022NSFSC0905)。
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文摘
针对传统定时同步技术难以满足高速率通信传输的问题,基于任意分数倍重采样提出了一种适用于硬件平台实现的可消除采样频偏的并行定时同步架构,包括定时相偏反馈校正环路和采样频偏前馈校正环路。具体地,定时相偏反馈校正环路采用数字平方滤波法实现;采样频偏前馈校正环路采用滑动窗口实现。首先,通过任意倍率重采样对采样频偏进行粗调;然后通过采样频偏校正模块完成采样频偏的细调。其次,通过理论推导和分析,给出了定时同步架构中各个模块的并行FPGA实现架构。最后,针对800 MHz载波频率、1×10^(8) symbol/s符号率的QPSK信号,对提出的并行联合定时同步架构进行了硬件仿真验证。结果表明:该定时同步架构可以有效消除采样频偏,硬件输出结果与MATLAB无采样频偏的仿真结果基本保持一致。
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关键词
定时同步
采样时钟偏移
数字滤波平方
重采样
FPGA实现
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Keywords
clock recovery algorithm
sampling clock offset
O&M algorithm
resample
FPGA implementation
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分类号
TN927.21
[电子电信—通信与信息系统]
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