期刊文献+
共找到5篇文章
< 1 >
每页显示 20 50 100
同步部分并行结构的准循环LDPC码译码器
1
作者 许恩杨 姜明 赵春明 《电子与信息学报》 EI CSCD 北大核心 2008年第7期1630-1634,共5页
该文根据准循环LDPC码的结构特点,提出了一种同步部分并行结构的译码器。在译码器中,校验节点处理单元和变量节点处理单元同时并行工作,使得迭代过程中新产生的软信息能够被提前使用,加快迭代的收敛速度。同时,采用差分演化的方法对各... 该文根据准循环LDPC码的结构特点,提出了一种同步部分并行结构的译码器。在译码器中,校验节点处理单元和变量节点处理单元同时并行工作,使得迭代过程中新产生的软信息能够被提前使用,加快迭代的收敛速度。同时,采用差分演化的方法对各节点处理单元的起始位置进行优化,进一步提高了译码器的性能。仿真结果表明,该方案在译码性能和复杂度上都要优于现有其他方案,适合高速译码器的实现。 展开更多
关键词 低密度奇偶校验(LDPC)码 译码器 同步部分并行结构
在线阅读 下载PDF
分块低密度校验码与高速部分并行译码器联合设计方案 被引量:1
2
作者 施惠丰 张海滨 徐友云 《上海交通大学学报》 EI CAS CSCD 北大核心 2006年第5期734-738,共5页
提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器... 提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码. 展开更多
关键词 低密度校验码 平均环长 译码器 部分并行结构
在线阅读 下载PDF
非正则LDPC码部分并行译码器设计
3
作者 张彬 胡剑浩 +1 位作者 刘文焘 李少谦 《电子科技大学学报》 EI CAS CSCD 北大核心 2007年第S2期1121-1124,共4页
由于卓越的纠错性能,LDPC码得到了越来越多的关注,以有效的硬件实现LDPC译码器也成为了一个重要的课题。该文根据BP_Based译码算法,提出了一种部分并行的非正则LDPC译码器结构。它通过列交换处理,校验矩阵形成了k个子矩阵,子矩阵之间数... 由于卓越的纠错性能,LDPC码得到了越来越多的关注,以有效的硬件实现LDPC译码器也成为了一个重要的课题。该文根据BP_Based译码算法,提出了一种部分并行的非正则LDPC译码器结构。它通过列交换处理,校验矩阵形成了k个子矩阵,子矩阵之间数据以并行机制处理。这种实现方法解决了当校验矩阵为完全随机时,硬件资源和数据吞吐量平衡的问题。该译码器码长为3 944 b,使用Xilinx的Virtex-ⅡPro70芯片实现。结果表明,当迭代次数为20次时,数据吞吐量达到了6.5 Mb/s。 展开更多
关键词 BP_Based译码算法 LDPC译码器 校验矩阵 部分并行结构
在线阅读 下载PDF
无短环不规则QC_LDPC码的快速编码及联合译码 被引量:2
4
作者 刘蕾 孙书龙 +1 位作者 常亮 李华旺 《现代电子技术》 北大核心 2015年第17期34-37,共4页
基于不规则部分并行结构设计了一种高吞吐量,低复杂度,码长码率可变且去除四环的低密度奇偶校验LDPC码及其译码结构实现方案,该编码结构可针对不同码长的不规则部分并行结构LDPC码进行扩展,译码器采用缩放最小和定点(Sum-Min)算法实现译... 基于不规则部分并行结构设计了一种高吞吐量,低复杂度,码长码率可变且去除四环的低密度奇偶校验LDPC码及其译码结构实现方案,该编码结构可针对不同码长的不规则部分并行结构LDPC码进行扩展,译码器采用缩放最小和定点(Sum-Min)算法实现译码,中间信息节点存储器地址采用格雷码编码,降低动态功耗;采用Xilinx公司的Virtex-5XC5Vt X150T-ff1156FPGA芯片设计了一款码长1 270,码率1 2的不规则部分并行LDPC码的编码器和译码器。综合结果表明:该编码器信息吞吐量为2.52 Gb/s,译码器在10次迭代的情况下信息吞吐率达到44 Mb/s。 展开更多
关键词 低密度奇偶校验码 不规则码 部分并行结构 FPGA
在线阅读 下载PDF
基于准循环双对角阵的LDPC码编码算法 被引量:9
5
作者 刘冬培 刘衡竹 张波涛 《国防科技大学学报》 EI CAS CSCD 北大核心 2014年第2期156-160,共5页
针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编... 针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。 展开更多
关键词 LDPC码 准循环双对角矩阵 编码算法 部分并行编码结构 高吞吐率
在线阅读 下载PDF
上一页 1 下一页 到第
使用帮助 返回顶部