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改进的共享布尔逻辑进位选择加法器设计: 1; 作者吴盛林《现代信息科技》 2024年第4期61-65,共5页; 在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上... 展开更多; 关键词进位选择加法器晶体管数量功耗延迟; 在线阅读下载PDF 职称材料

基于改进型选择进位加法器的32位浮点乘法器设计被引量：4: 2; 作者刘容赵洪深李晓今《现代电子技术》 2013年第16期133-136,共4页; 在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出... 展开更多; 关键词修正Booth算法 Wallace树结构选择进位加法器浮点乘法器; 在线阅读下载PDF 职称材料

条件推测性十进制加法器的优化设计: 3; 作者崔晓平王书敏 +1 位作者刘伟强董文雯《电子与信息学报》 EI CSCD 北大核心 2016年第10期2689-2694,共6页; 随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行... 展开更多; 关键词十进制加法条件推测十进制加法并行前缀进位选择加法器; 在线阅读下载PDF 职称材料

基于并行前缀结构的十进制加法器设计被引量：1: 4; 作者王书敏崔晓平《电子科技》 2016年第6期19-21,25,共4页; 针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充... 展开更多; 关键词十进制加法并行前缀结构减6修正进位选择加法器; 在线阅读下载PDF 职称材料

一种32位高速浮点乘法器设计被引量：4: 5; 作者周德金孙锋于宗光《电子与封装》 2008年第9期35-38,共4页; 文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述... 展开更多; 关键词浮点乘法器 BOOTH编码 4-2压缩器进位选择加法器; 在线阅读下载PDF 职称材料

一种43位浮点乘法器的设计被引量：1: 6; 作者谷理想孙锋于宗光《微电子学与计算机》 CSCD 北大核心 2009年第6期17-20,共4页; 设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、... 展开更多; 关键词乘法器 BOOTH编码平方根进位选择加法器舍入; 在线阅读下载PDF 职称材料

二进制有符号码与补码的快速转换电路研究: 7; 作者罗丰吴顺君《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第6期620-622,626,共4页; 通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 ... 展开更多; 关键词二进制有符号码二进制补码超前进位选择加法器; 在线阅读下载PDF 职称材料

基于FPGA的高速FIR数字滤波器的设计被引量：5: 8; 作者王心焕《现代电子技术》 2007年第15期184-187,共4页; 采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了... 展开更多; 关键词分布式算法 BOOTH算法 WALLACE树超前进位加法器进位选择加法器流水线技术 ISE; 在线阅读下载PDF 职称材料

题名改进的共享布尔逻辑进位选择加法器设计: 1; 作者吴盛林; 机构安徽理工大学计算机科学与工程学院; 出处《现代信息科技》 2024年第4期61-65,共5页; 文摘在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上,减少了晶体管数量。该设计采用TSMC65nm工艺在Cadence中实现了4位的设计。仿真结果显示,相对于Fast Adder Module-2(FAM2)进位选择加法器,该方案的晶体管数量、功耗和功耗延时积分别降低了8.91%、8.13%和6.02%。; 关键词进位选择加法器晶体管数量功耗延迟; Keywords Carry Select Adder the number of transistors power consumption delay; 分类号 TP332.2 [自动化与计算机技术—计算机系统结构] TP391.9 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名基于改进型选择进位加法器的32位浮点乘法器设计被引量：4: 2; 作者刘容赵洪深李晓今; 机构中国科学院光电技术研究所中国科学院; 出处《现代电子技术》 2013年第16期133-136,共4页; 文摘在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。; 关键词修正Booth算法 Wallace树结构选择进位加法器浮点乘法器; Keywords modified Booth encoding Wallace tree structure carry-select adder float-point multiplier; 分类号 TN702-34 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名条件推测性十进制加法器的优化设计: 3; 作者崔晓平王书敏刘伟强董文雯; 机构南京航空航天大学电子信息工程学院; 出处《电子与信息学报》 EI CSCD 北大核心 2016年第10期2689-2694,共6页; 文摘随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。; 关键词十进制加法条件推测十进制加法并行前缀进位选择加法器; Keywords Decimal addition Conditional speculative decimal addition Parallel prefix Carry select adder; 分类号 TN431.2 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名基于并行前缀结构的十进制加法器设计被引量：1: 4; 作者王书敏崔晓平; 机构南京航空航天大学电子信息工程学院; 出处《电子科技》 2016年第6期19-21,25,共4页; 文摘针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。; 关键词十进制加法并行前缀结构减6修正进位选择加法器; Keywords decimal addition parallel prefix structure carry select adder of subtraction 6; 分类号 TP332.21 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名一种32位高速浮点乘法器设计被引量：4: 5; 作者周德金孙锋于宗光; 机构江南大学信息工程学院; 出处《电子与封装》 2008年第9期35-38,共4页; 基金国防科技重点实验室基金赞助项目(51433020105DZ6801); 文摘文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。; 关键词浮点乘法器 BOOTH编码 4-2压缩器进位选择加法器; Keywords floating-point multiplier booth-encoding 4-2 compressor CSA; 分类号 TN702 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名一种43位浮点乘法器的设计被引量：1: 6; 作者谷理想孙锋于宗光; 机构江南大学微电子系中国电子科技集团公司第; 出处《微电子学与计算机》 CSCD 北大核心 2009年第6期17-20,共4页; 基金江苏省自然科学基金项目(BK2007026); 文摘设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.; 关键词乘法器 BOOTH编码平方根进位选择加法器舍入; Keywords multiplier BooTH encoding square-root carry select adder rounding; 分类号 TN4 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名二进制有符号码与补码的快速转换电路研究: 7; 作者罗丰吴顺君; 机构西安电子科技大学雷达信号处理国家重点实验室; 出处《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第6期620-622,626,共4页; 基金国家部委预研基金资助项目; 文摘通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。; 关键词二进制有符号码二进制补码超前进位选择加法器; Keywords Adders Logic circuits Performance Research Signal processing; 分类号 TP342.2 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名基于FPGA的高速FIR数字滤波器的设计被引量：5: 8; 作者王心焕; 机构浙江大学信息工程学院; 出处《现代电子技术》 2007年第15期184-187,共4页; 文摘采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。; 关键词分布式算法 BOOTH算法 WALLACE树超前进位加法器进位选择加法器流水线技术 ISE; Keywords distributed algorithm Booth algorithm Wallace tree carry - look - ahead adder carry - select adder pipeline technology, ISE; 分类号 TN713 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	改进的共享布尔逻辑进位选择加法器设计	吴盛林	《现代信息科技》	2024	0	在线阅读下载PDF 职称材料
2	基于改进型选择进位加法器的32位浮点乘法器设计	刘容赵洪深李晓今	《现代电子技术》	2013	4	在线阅读下载PDF 职称材料
3	条件推测性十进制加法器的优化设计	崔晓平王书敏刘伟强董文雯	《电子与信息学报》 EI CSCD 北大核心	2016	0	在线阅读下载PDF 职称材料
4	基于并行前缀结构的十进制加法器设计	王书敏崔晓平	《电子科技》	2016	1	在线阅读下载PDF 职称材料
5	一种32位高速浮点乘法器设计	周德金孙锋于宗光	《电子与封装》	2008	4	在线阅读下载PDF 职称材料
6	一种43位浮点乘法器的设计	谷理想孙锋于宗光	《微电子学与计算机》 CSCD 北大核心	2009	1	在线阅读下载PDF 职称材料
7	二进制有符号码与补码的快速转换电路研究	罗丰吴顺君	《西安交通大学学报》 EI CAS CSCD 北大核心	2002	0	在线阅读下载PDF 职称材料
8	基于FPGA的高速FIR数字滤波器的设计	王心焕	《现代电子技术》	2007	5	在线阅读下载PDF 职称材料