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一个进位保留加法阵列的HDL代码生成器
1
作者
邹翊
匡镜明
《电子技术应用》
北大核心
2002年第5期52-53,59,共3页
多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源,得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加法阵列的代码生成器,极大地简化了加法阵列的设计工作。
关键词
进位保留加法阵列
FPGA
HDL代码生成器
数字通信系统
基带信号处理
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职称材料
题名
一个进位保留加法阵列的HDL代码生成器
1
作者
邹翊
匡镜明
机构
北京理工大学现代通信实验室
出处
《电子技术应用》
北大核心
2002年第5期52-53,59,共3页
文摘
多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源,得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加法阵列的代码生成器,极大地简化了加法阵列的设计工作。
关键词
进位保留加法阵列
FPGA
HDL代码生成器
数字通信系统
基带信号处理
分类号
TN915.1 [电子电信—通信与信息系统]
TN911.7 [电子电信—通信与信息系统]
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作者
出处
发文年
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1
一个进位保留加法阵列的HDL代码生成器
邹翊
匡镜明
《电子技术应用》
北大核心
2002
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