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面向软件定义互连系统的多协议交换电路
被引量：
2
1
作者
董春雷
沈剑良
+3 位作者
李沛杰
王盼
薄光明
路凯
《通信学报》
EI
CSCD
北大核心
2024年第5期44-53,共10页
为满足软件定义互连系统中异构协议融合互连的需求,提出一种两级多协议交换电路,该电路通过融合共享缓存与Crossbar这2种交换架构,实现对多种异构协议的报文转发需求的兼顾。同时,提出一种基于时隙的多级仲裁调度方法,实现调度过程中时...
为满足软件定义互连系统中异构协议融合互连的需求,提出一种两级多协议交换电路,该电路通过融合共享缓存与Crossbar这2种交换架构,实现对多种异构协议的报文转发需求的兼顾。同时,提出一种基于时隙的多级仲裁调度方法,实现调度过程中时间与空间的解耦。仿真结果表明,所设计的交换电路能够弹性适应绑定模式变化引起的交换规模及端口缓存、端口带宽需求变化,缓存资源利用率相较传统组合输入输出排队(CIOQ)架构最高提高87.5%,转发时延低至数十纳秒,不仅适用于RapidIO、光纤通道(FC)、Ethernet、外设部件互连快速总线(PCIe)单一协议交换,而且适用于多种协议组合的混合协议交换。
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关键词
软件定义互连
异构协议
交换结构
时分复用
通道绑定
缓存利用率
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职称材料
一种应用于软件定义互连系统的多协议SerDes电路
被引量：
6
2
作者
李沛杰
沈剑良
+3 位作者
苑红晓
王永胜
夏云飞
张传波
《电子学报》
EI
CAS
CSCD
北大核心
2021年第4期817-823,共7页
为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过...
为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.
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关键词
软件定义互连
SERDES
时钟数据恢复
锁相环
高速串行收发器
数模混合电路
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职称材料
题名
面向软件定义互连系统的多协议交换电路
被引量：
2
1
作者
董春雷
沈剑良
李沛杰
王盼
薄光明
路凯
机构
信息工程大学
天津市滨海新区信息技术创新中心
天津职业技术师范大学国有资产管理处
出处
《通信学报》
EI
CSCD
北大核心
2024年第5期44-53,共10页
基金
国家重点研发计划基金资助项目(No.2022YFB2901000)。
文摘
为满足软件定义互连系统中异构协议融合互连的需求,提出一种两级多协议交换电路,该电路通过融合共享缓存与Crossbar这2种交换架构,实现对多种异构协议的报文转发需求的兼顾。同时,提出一种基于时隙的多级仲裁调度方法,实现调度过程中时间与空间的解耦。仿真结果表明,所设计的交换电路能够弹性适应绑定模式变化引起的交换规模及端口缓存、端口带宽需求变化,缓存资源利用率相较传统组合输入输出排队(CIOQ)架构最高提高87.5%,转发时延低至数十纳秒,不仅适用于RapidIO、光纤通道(FC)、Ethernet、外设部件互连快速总线(PCIe)单一协议交换,而且适用于多种协议组合的混合协议交换。
关键词
软件定义互连
异构协议
交换结构
时分复用
通道绑定
缓存利用率
Keywords
software defined interconnection
heterogeneous protocol
switching architecture
time division multiplexing
channel binding
memory utilization
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
一种应用于软件定义互连系统的多协议SerDes电路
被引量：
6
2
作者
李沛杰
沈剑良
苑红晓
王永胜
夏云飞
张传波
机构
中国人民解放军战略支援部队信息工程大学
[
天津市滨海新区信息技术创新中心
出处
《电子学报》
EI
CAS
CSCD
北大核心
2021年第4期817-823,共7页
基金
国家科技重大专项核高基项目(No.2016ZX01012101)。
文摘
为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.
关键词
软件定义互连
SERDES
时钟数据恢复
锁相环
高速串行收发器
数模混合电路
Keywords
software defined interconnection(SDI)
SerDes
clock data recovery(CDR)
phase locked loop(PLL)
transceiver
mixed-signal integrated circuit
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
面向软件定义互连系统的多协议交换电路
董春雷
沈剑良
李沛杰
王盼
薄光明
路凯
《通信学报》
EI
CSCD
北大核心
2024
2
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职称材料
2
一种应用于软件定义互连系统的多协议SerDes电路
李沛杰
沈剑良
苑红晓
王永胜
夏云飞
张传波
《电子学报》
EI
CAS
CSCD
北大核心
2021
6
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职称材料
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