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题名面向SoC系统芯片中跨时钟域设计的模型检验方法
被引量：5
- 1
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作者
冯毅
易江芳
刘丹
佟冬
程旭
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机构
北京大学微处理器研究与开发中心
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出处
《电子学报》
EI
CAS
CSCD
北大核心
2008年第5期886-892,共7页
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基金
国家863高技术研究发展计划(No.2006AA010202)
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文摘
传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.
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关键词
形式化验证
模型检验
跨时钟域设计
线性时序逻辑
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Keywords
formal verification
model checking
clock domain crossing design
linear temporal logic
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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题名降低系统芯片中跨时钟域设计和验证复杂度的方法
被引量：3
- 2
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作者
刘丹
冯毅
党向磊
佟冬
程旭
王克义
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机构
北京大学深圳研究生院
北京大学微处理器研发中心
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出处
《通信学报》
EI
CSCD
北大核心
2012年第11期151-158,共8页
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基金
国家高技术研究发展计划("863"计划)基金资助项目(2006AA010202)~~
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文摘
在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。
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关键词
系统芯片
跨时钟域设计
验证复杂度
通信接口
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Keywords
system-on-chip
clock domain crossing design
verification complexity
communication interface
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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题名面向模型检验的跨时钟域设计电路特性生成方法
被引量：2
- 3
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作者
冯毅
许经纬
易江芳
佟冬
程旭
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机构
北京大学微处理器研究与开发中心
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出处
《电子学报》
EI
CAS
CSCD
北大核心
2009年第2期258-265,共8页
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基金
国家863高技术研究发展计划(No.2006AA010202)
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文摘
对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.
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关键词
形式化验证
模型检验
跨时钟域设计
电路特性生成
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Keywords
formal verification
model checking
clock domain crossing design
property generation
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分类号
TP302
[自动化与计算机技术—计算机系统结构]
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