面向SoC系统芯片中跨时钟域设计的模型检验方法 被引量：5

1

作者 冯毅 易江芳 +2 位作者 刘丹 佟冬 程旭 《电子学报》 EI CAS CSCD 北大核心 2008年第5期886-892,共7页

传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓... 传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长. 展开更多

关键词 形式化验证 模型检验 跨时钟域设计 线性时序逻辑

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ASIC系统中跨时钟域配置模块的设计与实现 被引量：5

2

作者 杜旭 左剑 +1 位作者 夏晓菲 何建华 《微电子学与计算机》 CSCD 北大核心 2004年第6期173-177,共5页

本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合... 本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。 展开更多

关键词 ASIC 跨时钟域 异步时钟 亚稳态 自清零寄存器

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降低系统芯片中跨时钟域设计和验证复杂度的方法 被引量：3

3

作者 刘丹 冯毅 +3 位作者 党向磊 佟冬 程旭 王克义 《通信学报》 EI CSCD 北大核心 2012年第11期151-158,共8页

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题... 在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。 展开更多

关键词 系统芯片 跨时钟域设计 验证复杂度 通信接口

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基于随机延时注入的跨时钟域信号验证方法 被引量：7

4

作者 梁骏 唐露 张明 《微电子学与计算机》 CSCD 北大核心 2014年第2期1-4,共4页

为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通... 为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证. 展开更多

关键词 跨时钟域 亚稳态 随机抖动

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面向模型检验的跨时钟域设计电路特性生成方法 被引量：2

5

作者 冯毅 许经纬 +2 位作者 易江芳 佟冬 程旭 《电子学报》 EI CAS CSCD 北大核心 2009年第2期258-265,共8页

对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完... 对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低. 展开更多

关键词 形式化验证 模型检验 跨时钟域设计 电路特性生成

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基于FPGA的“龙鳞”通信模块跨时钟域验证实践 被引量：1

6

作者 肖安洪 曾辉 +4 位作者 秦友用 靳津 周俊燚 郭文 陈俊杰 《上海交通大学学报》 EI CAS CSCD 北大核心 2019年第S01期84-87,103,共5页

由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"... 由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路. 展开更多

关键词 现场可编程逻辑门阵列 龙鳞 通信模块 跨时钟域 验证

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FPGA设计中跨时钟域信号同步方法 被引量：12

7

作者 邹晨 《航空计算技术》 2014年第4期131-134,共4页

随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领... 随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领域的新问题,但是随着多时钟域系统的常见化和复杂化,使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上,为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度,提出了四种跨时钟域同步的解决方案,较为详细地阐述了设计方案,对设计进行了评估与分析,并给出了优化设计。 展开更多

关键词 FPGA 跨时钟域 同步 亚稳态

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高速数据的跨时钟域处理方法及验证 被引量：1

8

作者 侯宏录 齐晶晶 《西安工业大学学报》 CAS 2015年第6期434-440,共7页

为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定... 为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定制两种方法实现异步FIFO.研究结果表明:当写入时钟为82 MHz,异步FIFO可实现的读出时钟为50 MHz,实现了高速数据采集和传输系统的跨时钟域处理. 展开更多

关键词 异步FIFO 现场可编程逻辑门阵列 跨时钟域 数据传输

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一种多输入情况下FPGA跨时钟域的解决方法 被引量：5

9

作者 王娜 孙钰林 +1 位作者 袁素春 郑晶晶 《空间电子技术》 2014年第4期74-76,共3页

采用异步FIFO是解决多比特数据跨时钟域传递的一种有效方法。在异步FFIO的基础之上提出一种通过扩展FIFO位宽,实现伴随门控信息与数据同时转换的新方法。与传统方法相比较,新方法具有更好的同步性。

关键词 跨时钟域 FPGA 异步FIFO

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多时钟系统下跨时钟域同步电路的设计 被引量：5

10

作者 赵旸 梁步阁 +1 位作者 杨德贵 赵党军 《电子技术应用》 2018年第2期6-9,共4页

针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题,分析了以往的优化方法的优缺点,然后从电路的角度出发,提出了一种新的SOC跨时钟域同步电路设计的方法。这种方法电路简单,可靠性高,通过仿真实验和实... 针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题,分析了以往的优化方法的优缺点,然后从电路的角度出发,提出了一种新的SOC跨时钟域同步电路设计的方法。这种方法电路简单,可靠性高,通过仿真实验和实测实验验证,能够在多时钟系统中适应最小输入脉宽、不漏信号、避免误触发和多触发,且很好地解决了亚稳态等问题。 展开更多

关键词 多时钟系统 跨时钟域 同步电路 信号

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信号跨时钟域问题分析及验证方法研究 被引量：4

11

作者 王菲 张莎莎 王茜 《电子技术应用》 北大核心 2017年第1期43-45,49,共4页

航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手... 航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的,提出一种分层次、多模式的跨时钟域验证方法,为跨时钟域问题分析确认提供强有力的参考。 展开更多

关键词 FPGA 跨时钟域 亚稳态 验证方法

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SoC中跨时钟域的信号同步设计 被引量：4

12

作者 邵翠萍 史森茂 吴龙胜 《现代电子技术》 2012年第8期157-159,164,共4页

多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域... 多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域中异步信号带来的亚稳态及对整个电路性能和功能的影。针对单一信号的异步传输,在已有的双触发器构成的同步器的基础上提出了4种同步单元:脉冲到脉冲的同步、脉冲到电平的同步、电平到电平的同步,电平到脉冲的同步。值得强调的是这4种同步器都对异步时钟频率没有大小关系的限制。并且给出了4种同步器的电路结构图并进行了实现,使得数据传输更加稳定可靠。 展开更多

关键词 亚稳态 异步同步器 跨时钟域 SOC

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基于 SVA 的跨时钟域协议验证方法 被引量：2

13

作者 范毓洋 刘万和 田毅 《微电子学与计算机》 CSCD 北大核心 2015年第9期23-27,32,共6页

现代SoC设计不可避免会遇到跨时钟域的问题,分析了五种常用典型跨时钟域同步电路和各常用典型同步电路的协议,针对跨时钟域电路难以验证的问题,提出了基于SystemVerilog断言的跨时钟域协议验证方法.通过采用SystemVerilog断言定义各常... 现代SoC设计不可避免会遇到跨时钟域的问题,分析了五种常用典型跨时钟域同步电路和各常用典型同步电路的协议,针对跨时钟域电路难以验证的问题,提出了基于SystemVerilog断言的跨时钟域协议验证方法.通过采用SystemVerilog断言定义各常用典型跨时钟域电路的协议,使得跨时钟域同步电路的传输协议在功能仿真中得到验证.仿真结果表明此方法能够完成跨时钟域电路协议验证. 展开更多

关键词 亚稳态 跨时钟域 协议验证 断言

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FPGA设计中跨时钟域同步方法的研究 被引量：8

14

作者 唐辉艳 李绍胜 《铁路计算机应用》 2011年第5期43-44,47,共3页

跨时钟域的同步问题是现场可编程门阵列(FPGA)设计中的一个难点,本文分析跨时钟域所带来的亚稳态,提出FPGA设计中跨时钟域的同步方法,重点介绍利用异步FIFO实现跨时钟域的同步方法,并用Verilog HDL硬件描述语言设计该方案,验证该方法的... 跨时钟域的同步问题是现场可编程门阵列(FPGA)设计中的一个难点,本文分析跨时钟域所带来的亚稳态,提出FPGA设计中跨时钟域的同步方法,重点介绍利用异步FIFO实现跨时钟域的同步方法,并用Verilog HDL硬件描述语言设计该方案,验证该方法的正确性。 展开更多

关键词 FPGA 跨时钟域 同步 亚稳态

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机载电子跨时钟域同步电路验证及可靠性分析 被引量：3

15

作者 范毓洋 邓智 李子航 《西北工业大学学报》 EI CAS CSCD 北大核心 2022年第2期369-376,共8页

在航空器的机载设备中存在大量的多时钟域电路,数据在进行跨时钟域传输时可能会产生亚稳态,导致数据传输错误,电路可靠性降低。但亚稳态导致的故障具有偶发性、不易重现,且现有的跨时钟域专用验证软件使用成本高昂,不支持三模冗余场景... 在航空器的机载设备中存在大量的多时钟域电路,数据在进行跨时钟域传输时可能会产生亚稳态,导致数据传输错误,电路可靠性降低。但亚稳态导致的故障具有偶发性、不易重现,且现有的跨时钟域专用验证软件使用成本高昂,不支持三模冗余场景下的跨时钟域电路验证。针对此问题,提出了一种基于传统工具的寄存器传输级(RTL)验证、板级加速测试和计算评估相结合的方法。该方法能够在设计早期使用通用仿真工具发现三模应用场景或正常场景下的跨时钟域传输问题,并评估潜在跨时钟域传输风险,降低了高安全等级机载复杂电子验证经济成本和时间成本,提高电路可靠性。 展开更多

关键词 机载电子 跨时钟域 寄存器传输级验证 可靠性

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基于SoC的信号跨时钟域传输验证方法研究 被引量：2

16

作者 王鹏 尤然 +2 位作者 刘旭红 范毓洋 田毅 《电子技术应用》 北大核心 2017年第12期29-32,共4页

在SoC信号跨时钟域传输时,有可能会产生亚稳态等问题。到目前为止,对信号跨时钟域传输还没有一套完整且通用的验证方法。因此,在传统SoC设计和验证仿真工具的基础上,形成了关于信号跨时钟域传输的一整套验证方法。其中包括CDC结构分析... 在SoC信号跨时钟域传输时,有可能会产生亚稳态等问题。到目前为止,对信号跨时钟域传输还没有一套完整且通用的验证方法。因此,在传统SoC设计和验证仿真工具的基础上,形成了关于信号跨时钟域传输的一整套验证方法。其中包括CDC结构分析、基于断言的CDC协议验证、亚稳态注入分析三部分。通过此套方法可以在设计初期发现设计中的缺陷,提高设计的可靠性。 展开更多

关键词 亚稳态 跨时钟域 验证

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跨时钟域间数据高速传输的设计与实现

17

作者 曹轩 徐东明 亓立博 《西安邮电学院学报》 2012年第3期82-85,共4页

为了解决数字集成电路中跨时钟域间数据高速传输的问题,基于可编程逻辑器件提出一种利用格雷码判断先进先出存储器空满状态的思想及方法,并给出关键部分的硬件描述语言程序。相对于传统设计而言,跨时钟域传输的格雷码指针无需再次转化... 为了解决数字集成电路中跨时钟域间数据高速传输的问题,基于可编程逻辑器件提出一种利用格雷码判断先进先出存储器空满状态的思想及方法,并给出关键部分的硬件描述语言程序。相对于传统设计而言,跨时钟域传输的格雷码指针无需再次转化成二进制指针,而是同步到对方时钟域直接进行比较,这样既能减少逻辑资源的消耗,也能同时提高系统性能。 展开更多

关键词 跨时钟域 可编程逻辑器件 格雷码 硬件描述语言

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基于FPGA的异步跨时钟域设计 被引量：3

18

作者 黄琳 王新 胡成辉 《山西电子技术》 2020年第1期76-78,共3页

针对在FPGA的设计中异步跨时钟域设计经常出现时序不满足的问题,提出了一种异步时钟跨时钟域的设计方法。通过对FPGA底层硬件芯片的理解进行verilog程序的写作,能够有效防止FPGA在跨时钟域设计时出现的时序不满足而引起的问题。仿真及... 针对在FPGA的设计中异步跨时钟域设计经常出现时序不满足的问题,提出了一种异步时钟跨时钟域的设计方法。通过对FPGA底层硬件芯片的理解进行verilog程序的写作,能够有效防止FPGA在跨时钟域设计时出现的时序不满足而引起的问题。仿真及实验结果表明,该设计方法能够有效防止跨时钟域出错的情况出现。 展开更多

关键词 FPGA 跨时钟域 时序

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静态形式验证在跨时钟域和复位验证中的应用 被引量：2

19

作者 张启晨 《中国集成电路》 2019年第4期38-43,75,共7页

Soc芯片的各个复杂功能模块中通常包含多个时钟域和复位域,跨时钟域信号路径设计的错误可能引起亚稳态问题进而导致设计故障。本文介绍了亚稳态的危害、以及传统的验证方法。相对于传统动态仿真方法耗时、容易遗漏的缺点,静态形式验证... Soc芯片的各个复杂功能模块中通常包含多个时钟域和复位域,跨时钟域信号路径设计的错误可能引起亚稳态问题进而导致设计故障。本文介绍了亚稳态的危害、以及传统的验证方法。相对于传统动态仿真方法耗时、容易遗漏的缺点,静态形式验证利用数学方法进行穷举,可以高效、快速、完备的检查可能出现的所有场景,提高验证的质量和效率。本文通过实例,利用静态形式验证技术对不同规模的设计中存在的跨时钟域和复位问题进行检视,并对验证结果进行了对比和分析。 展开更多

关键词 亚稳态 跨时钟域验证 形式验证 复位检查

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系统级芯片跨时钟域同步技术研究 被引量：2

20

作者 汪健 张磊 +2 位作者 王镇 赵忠惠 陈亚宁 《电子与封装》 2016年第1期25-30,共6页

随着芯片系统复杂性的提高,系统级芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下,这样芯片上的数据必然频繁地在不同区域之间进行传输。在时钟和数据信号从一个时钟域跨越到另一个时钟域时会发生许多类型的同步问题... 随着芯片系统复杂性的提高,系统级芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下,这样芯片上的数据必然频繁地在不同区域之间进行传输。在时钟和数据信号从一个时钟域跨越到另一个时钟域时会发生许多类型的同步问题。采用握手信号进行异步时钟域之间的信号传输,和采用异步FIFO进行总线信号跨时钟域设计可以很好地应用在系统级芯片设计中,保证这些跨越了多个域的时钟和数据信号保持同步。 展开更多

关键词 系统级芯片 跨时钟域 同步 平均无故障时间

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