面向SoC系统芯片中跨时钟域设计的模型检验方法 被引量：5

1

作者 冯毅 易江芳 +2 位作者 刘丹 佟冬 程旭 《电子学报》 EI CAS CSCD 北大核心 2008年第5期886-892,共7页

传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓... 传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长. 展开更多

关键词 形式化验证 模型检验 跨时钟域设计 线性时序逻辑

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面向SOC芯片的跨时钟域设计和验证 被引量：5

2

作者 罗莉 何鸿君 +1 位作者 徐炜遐 窦强 《计算机科学》 CSCD 北大核心 2011年第9期279-281,297,共4页

随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing,CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based v... 随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing,CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based verification,ABV),对关键模块进行形式化验证。CDC设计应用于研发的一款65nm工艺SOC芯片(最高主频1GHz、10个时钟域设计、多种工作模式),该芯片已流片回来。经测试,芯片的功能正确,说明设计和验证方法是完备的。 展开更多

关键词 跨时钟域设计 基于断言的验证 PSL属性说明语言 符号模型检查 LTL线性时序逻辑

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降低系统芯片中跨时钟域设计和验证复杂度的方法 被引量：3

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作者 刘丹 冯毅 +3 位作者 党向磊 佟冬 程旭 王克义 《通信学报》 EI CSCD 北大核心 2012年第11期151-158,共8页

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题... 在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。 展开更多

关键词 系统芯片 跨时钟域设计 验证复杂度 通信接口

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面向模型检验的跨时钟域设计电路特性生成方法 被引量：2

4

作者 冯毅 许经纬 +2 位作者 易江芳 佟冬 程旭 《电子学报》 EI CAS CSCD 北大核心 2009年第2期258-265,共8页

对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完... 对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低. 展开更多

关键词 形式化验证 模型检验 跨时钟域设计 电路特性生成

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基于FPGA的“龙鳞”通信模块跨时钟域验证实践 被引量：1

5

作者 肖安洪 曾辉 +4 位作者 秦友用 靳津 周俊燚 郭文 陈俊杰 《上海交通大学学报》 EI CAS CSCD 北大核心 2019年第S01期84-87,103,共5页

由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"... 由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路. 展开更多

关键词 现场可编程逻辑门阵列 龙鳞 通信模块 跨时钟域 验证

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基于指示信号方式实现跨时钟域数据传输的方法 被引量：4

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作者 王良 方粮 +1 位作者 池雅庆 王之元 《计算机工程与科学》 CSCD 北大核心 2017年第12期2192-2197,共6页

随着片上系统(SoC)技术的发展,芯片内各个模块交流频繁。异步系统因功耗低、速度提升潜力大和抗干扰能力强而备受青睐,但是异步电路设计复杂,数据的跨时钟域传输是亟需解决的问题。国际上目前最流行的方式是FIFO,但随着SoC复杂度的提升... 随着片上系统(SoC)技术的发展,芯片内各个模块交流频繁。异步系统因功耗低、速度提升潜力大和抗干扰能力强而备受青睐,但是异步电路设计复杂,数据的跨时钟域传输是亟需解决的问题。国际上目前最流行的方式是FIFO,但随着SoC复杂度的提升,一个系统上集成上百个模块,利用FIFO将会占用大量的资源,产生很大的功耗。通过分析异步传输的特点,提出一种使用指示信号来实现跨时钟域数据传输的方法,该方法与FIFO相比,在性能不减的情况下大大降低了功耗及其复杂度。利用Verilog对两个模块(CPU和FPGA)的跨时钟域数据传输进行设计仿真,通过Xilinx公司的Vivado硬件验证了其可行性。最后通过与FIFO方式的设计进行对比,说明该方法比FIFO具有更好的应用价值。 展开更多

关键词 片上系统 FPGA 跨时钟域 FIFO

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SoC中跨时钟域的信号同步设计 被引量：4

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作者 邵翠萍 史森茂 吴龙胜 《现代电子技术》 2012年第8期157-159,164,共4页

多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域... 多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域中异步信号带来的亚稳态及对整个电路性能和功能的影。针对单一信号的异步传输,在已有的双触发器构成的同步器的基础上提出了4种同步单元:脉冲到脉冲的同步、脉冲到电平的同步、电平到电平的同步,电平到脉冲的同步。值得强调的是这4种同步器都对异步时钟频率没有大小关系的限制。并且给出了4种同步器的电路结构图并进行了实现,使得数据传输更加稳定可靠。 展开更多

关键词 亚稳态 异步同步器 跨时钟域 SOC

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机载电子跨时钟域同步电路验证及可靠性分析 被引量：3

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作者 范毓洋 邓智 李子航 《西北工业大学学报》 EI CAS CSCD 北大核心 2022年第2期369-376,共8页

在航空器的机载设备中存在大量的多时钟域电路,数据在进行跨时钟域传输时可能会产生亚稳态,导致数据传输错误,电路可靠性降低。但亚稳态导致的故障具有偶发性、不易重现,且现有的跨时钟域专用验证软件使用成本高昂,不支持三模冗余场景... 在航空器的机载设备中存在大量的多时钟域电路,数据在进行跨时钟域传输时可能会产生亚稳态,导致数据传输错误,电路可靠性降低。但亚稳态导致的故障具有偶发性、不易重现,且现有的跨时钟域专用验证软件使用成本高昂,不支持三模冗余场景下的跨时钟域电路验证。针对此问题,提出了一种基于传统工具的寄存器传输级(RTL)验证、板级加速测试和计算评估相结合的方法。该方法能够在设计早期使用通用仿真工具发现三模应用场景或正常场景下的跨时钟域传输问题,并评估潜在跨时钟域传输风险,降低了高安全等级机载复杂电子验证经济成本和时间成本,提高电路可靠性。 展开更多

关键词 机载电子 跨时钟域 寄存器传输级验证 可靠性

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基于确定性的处理器硅后调试系统

9

作者 苏孟豪 高翔 陈云霁 《高技术通讯》 CAS CSCD 北大核心 2011年第2期196-202,共7页

针对处理器硅后调试芯片可观测性差的问题，提出了一个可将硅片错误在仿真器中重现的处理器硅后仿真调试系统。为使实际系统的行为确定化，提出了简单有效的确定性同步器（DSync）。通过将不同时钟域的时间确定地关联在一起，该同步器... 针对处理器硅后调试芯片可观测性差的问题，提出了一个可将硅片错误在仿真器中重现的处理器硅后仿真调试系统。为使实际系统的行为确定化，提出了简单有效的确定性同步器（DSync）。通过将不同时钟域的时间确定地关联在一起，该同步器可消除由于跨时钟域信号传输而导致的不确定性。根据处理器验证的实际需要，提出基本系统的概念。通过控制验证软件在基本系统范围内运行，无需记录系统输入就可实现仿真调试。实验结果表明，所提出的DSync和处理器仿真调试系统功能正确，实现简便，硬件开销小。 展开更多

关键词 处理器 硅后调试 确定性 跨时钟域传输 快照

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多协议仲裁加解密读写CPU内存的IP核设计

10

作者 罗平 王瑞雪 覃海洋 《计算机工程与设计》 北大核心 2020年第5期1248-1252,共5页

传统优先级反转或固定优先级仲裁方式会降低CPU(central processing unit)访存效率,且无法对内存数据进行保护。为此,设计一种能够仲裁控制多协议对CPU内存单元进行高效加解密读写的数字IP(intellectual property)。将同步电路与握手协... 传统优先级反转或固定优先级仲裁方式会降低CPU(central processing unit)访存效率,且无法对内存数据进行保护。为此,设计一种能够仲裁控制多协议对CPU内存单元进行高效加解密读写的数字IP(intellectual property)。将同步电路与握手协议结合,实现两种协议间的跨时钟域处理;对多协议间的高效仲裁进行研究,提出饱和仲裁算法;设计以地址为种子的伪随机加密算法,完成对内存读写数据的加解密操作;设计自定义的访存协议,完成对内存的直接存取。仿真和流片结果表明,设计能很好调度多接口协议访存,防止CPU内存单元内的数据被非法破解。 展开更多

关键词 仲裁器 伪随机加密 跨时钟域处理 内存加解密 中央处理器 多协议控制

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一种AHB2AHB桥的设计与实现 被引量：1

11

作者 李根 唐志敏 章军 《计算机工程》 CAS CSCD 北大核心 2008年第19期244-247,共4页

介绍一种跨时钟域的32位AHB总线桥的设计与实现。通过采用状态机设计以及使用预防死锁与解除死锁相结合的方法解决死锁,使得该桥支持读写burst、读预取、总线抢占式仲裁等多种操作并且简化了设计。性能测试表明,该桥能极大提高复杂SoC... 介绍一种跨时钟域的32位AHB总线桥的设计与实现。通过采用状态机设计以及使用预防死锁与解除死锁相结合的方法解决死锁,使得该桥支持读写burst、读预取、总线抢占式仲裁等多种操作并且简化了设计。性能测试表明,该桥能极大提高复杂SoC系统的系统带宽和时序性能。 展开更多

关键词 AHB总线 桥 跨时钟域

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基于FPGA的以太网与E1网中的同步动态随机存储控制器设计 被引量：1

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作者 符世龙 陈松岩 《厦门大学学报（自然科学版）》 CAS CSCD 北大核心 2013年第3期360-365,共6页

为了实现不同速率数据链路通信的相互转换,提出了一种利用现场可编程门序列(FPGA)设计并实现可对同步动态随机存储器(SDRAM)进行数据缓存并高速读写的控制器.该控制器采取状态机和令牌环机制,通过对SDRAM操作,实现了双向4路的跨时钟域... 为了实现不同速率数据链路通信的相互转换,提出了一种利用现场可编程门序列(FPGA)设计并实现可对同步动态随机存储器(SDRAM)进行数据缓存并高速读写的控制器.该控制器采取状态机和令牌环机制,通过对SDRAM操作,实现了双向4路的跨时钟域的匹配.该控制器适用于任意长度的以太网帧和其他类型的数据相互转换. 展开更多

关键词 同步动态随机存储器 跨时钟域通信 现场可编程门序列 以太网帧

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基于动态电路的高速发送端设计

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作者 孟时光 《高技术通讯》 CAS CSCD 北大核心 2016年第7期625-630,共6页

为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转... 为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。 展开更多

关键词 高速发送端 异步FIFO 并串转换 动态电路 跨时钟域

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