纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素。NBTI效应会导致晶体管阈值电压增加,老化加剧,最终导致电路时序违规。为了缓解电路的NBTI效应,引入考虑门的时延...纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素。NBTI效应会导致晶体管阈值电压增加,老化加剧,最终导致电路时序违规。为了缓解电路的NBTI效应,引入考虑门的时延关键性的权值识别关键门,通过比较关键门的不同扇入门替换后的时延增量,得到引入额外时延相对较小的双输入的需要替换的门,最后进行门替换。对基于45 nm晶体管工艺的ISCAS85基准电路实验结果显示,在电路时序余量为5%时,应用本文改进的门替换方法电路时延改善率为41.23%,而面积增加率和门替换率分别为3.17%和8.99%,明显优于传统门替换方法。展开更多
在纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素.NBTI效应导致晶体管阈值电压增加,老化加剧,最终使电路时序违规.为了缓解电路的NBTI效应,定义了时延关键性权值...在纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素.NBTI效应导致晶体管阈值电压增加,老化加剧,最终使电路时序违规.为了缓解电路的NBTI效应,定义了时延关键性权值和拓扑结构关键性权值.使用该双权值识别的关键门更加精确,并且考虑到了关键门的扇入门为非门的情况,即将非门视为单输入与非门,并将其替换为双输入与非门,从而能更加全面地防护关键门.应用基于双权值的门替换方法对基于45 nm晶体管工艺的ISCAS85基准电路实验结果显示:当电路时序余量为5%时,不考虑非门替换时电路的时延改善率为38.29%,考虑非门替换时电路的时延改善率为60.66%.展开更多
当前纳米互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)集成电路设计中,利用电源门控(power gating,PG)技术来降低静态功耗已成为一种趋势。随着集成电路工艺尺寸的不断缩小,负偏置温度不稳定性(negative bias t...当前纳米互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)集成电路设计中,利用电源门控(power gating,PG)技术来降低静态功耗已成为一种趋势。随着集成电路工艺尺寸的不断缩小,负偏置温度不稳定性(negative bias temperature instability,NBTI)带来的电路老化问题越来越严重。当Header型PG电路处于正常工作模式时,休眠管(sleep transistor,ST)会受到NBTI老化效应的影响,导致PG电路的性能损失加重。文章通过对PG电路的NBTI老化特性分析,提出了考虑NBTI的PG电路性能损失模型;利用PG电路的NBTI老化特性将ST进行分组,并通过间断接通ST,等效于动态调节ST的尺寸或导通电阻,来减小由ST老化引起的PG电路性能损失。结果表明,动态ST尺寸方法与传统ST尺寸方法相比,可以使PG电路的使用寿命提高30%左右,并且提出的模型与HSPICE仿真结果所得到的趋势相吻合。展开更多
文摘纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素。NBTI效应会导致晶体管阈值电压增加,老化加剧,最终导致电路时序违规。为了缓解电路的NBTI效应,引入考虑门的时延关键性的权值识别关键门,通过比较关键门的不同扇入门替换后的时延增量,得到引入额外时延相对较小的双输入的需要替换的门,最后进行门替换。对基于45 nm晶体管工艺的ISCAS85基准电路实验结果显示,在电路时序余量为5%时,应用本文改进的门替换方法电路时延改善率为41.23%,而面积增加率和门替换率分别为3.17%和8.99%,明显优于传统门替换方法。
文摘在纳米工艺水平下,负偏置温度不稳定性(negative bias temperature instability,NBTI)成为影响集成电路可靠性的关键性因素.NBTI效应导致晶体管阈值电压增加,老化加剧,最终使电路时序违规.为了缓解电路的NBTI效应,定义了时延关键性权值和拓扑结构关键性权值.使用该双权值识别的关键门更加精确,并且考虑到了关键门的扇入门为非门的情况,即将非门视为单输入与非门,并将其替换为双输入与非门,从而能更加全面地防护关键门.应用基于双权值的门替换方法对基于45 nm晶体管工艺的ISCAS85基准电路实验结果显示:当电路时序余量为5%时,不考虑非门替换时电路的时延改善率为38.29%,考虑非门替换时电路的时延改善率为60.66%.
文摘当前纳米互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)集成电路设计中,利用电源门控(power gating,PG)技术来降低静态功耗已成为一种趋势。随着集成电路工艺尺寸的不断缩小,负偏置温度不稳定性(negative bias temperature instability,NBTI)带来的电路老化问题越来越严重。当Header型PG电路处于正常工作模式时,休眠管(sleep transistor,ST)会受到NBTI老化效应的影响,导致PG电路的性能损失加重。文章通过对PG电路的NBTI老化特性分析,提出了考虑NBTI的PG电路性能损失模型;利用PG电路的NBTI老化特性将ST进行分组,并通过间断接通ST,等效于动态调节ST的尺寸或导通电阻,来减小由ST老化引起的PG电路性能损失。结果表明,动态ST尺寸方法与传统ST尺寸方法相比,可以使PG电路的使用寿命提高30%左右,并且提出的模型与HSPICE仿真结果所得到的趋势相吻合。
