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题名一种低功耗的混合谐振时钟分布机制
被引量：1
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作者
徐毅
陈书明
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机构
国防科学技术大学计算机学院
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出处
《微电子学与计算机》
CSCD
北大核心
2010年第10期87-90,95,共5页
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基金
国家重点基础研究发展规划项目(2009ZX01034-001-001-006)
国家自然科学基金项目(60906014)
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文摘
提出了一种低功耗的混合谐振时钟分布机制,通过改进的旋转行波振荡器产生和分布方波形全局时钟信号,采用基于片上变压器的谐振电路产生局部谐振时钟信号.在SMIC0.13μm CMOS工艺下,对目标频率为1.91GHz的混合时钟网络进行了设计和仿真,能够显著降低时钟系统功耗.
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关键词
谐振时钟
时钟分布网络
旋转行波振荡器
片上变压器
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Keywords
resonant clock
clock distribution network
rotary traveling wave oscillater
on-chip transformer
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分类号
TN402
[电子电信—微电子学与固体电子学]
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题名MRC:谐振时钟数字集成全局功耗优化方法
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作者
贾柯
杨梁
王剑
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机构
计算机体系结构国家重点实验室(中国科学院计算技术研究所)
中国科学院计算技术研究所
中国科学院大学
龙芯中科技术股份有限公司
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出处
《高技术通讯》
CAS
2023年第11期1146-1159,共14页
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基金
中国科学院战略性先导科技专项(XDC05020100)资助项目。
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文摘
本研究针对谐振时钟网络在集成电路设计中的数字化实现,提出了一种全局时钟功耗优化(MRC)方法,简化了谐振时钟网络在数字化设计中的集成过程。当前,依赖传统仿真工具构建谐振网络的仿真周期较长,且现有谐振电路模型无法满足快速设计与数字化建库要求。本文根据谐振电路三段式电路状态提出一种折线化模型降阶方法,可快速实现对当前各类谐振电路波形的准确刻画;本文同时基于此模型给出全局功耗优化目标函数,为电路选型提供指导。与12 nm Fin-FET工艺下实际电路的Spice后仿结果进行比较,本文模型精确度在90%以上,可以准确模拟实际功耗变化趋势,基于Matlab实现的优化方案相比Spice仿真提速10^(5)倍。
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关键词
谐振时钟
低功耗设计
功耗模型
设计方法学
大规模集成电路时钟设计
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Keywords
resonant clock
low-power design
power model
design methodology
very-large-scale integration clock design
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分类号
TN431.2
[电子电信—微电子学与固体电子学]
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题名DTRC:针对变频时钟功耗优化片上谐振网络
被引量：2
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作者
贾柯
陈烨波
王成
杨梁
王剑
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机构
计算机体系结构国家重点实验室(中国科学院计算技术研究所)
中国科学院计算技术研究所
中国科学院大学
龙芯中科技术股份有限公司
中国科学技术大学先进技术研究院
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出处
《高技术通讯》
CAS
2023年第5期447-458,共12页
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基金
中国科学院战略性先导科技专项(XDC05020100)资助项目。
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文摘
针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原因是在系统电感和电容值确定后,电路本征谐振频率固定,对于传统结构,当时钟工作频率偏移谐振频率,谐振电路功耗优化能力减弱,甚至恶化。本文在12 nm Fin-FET工艺下实现完整时钟分布网络(CDN),后仿结果表明,通过调整谐振电路驱动单元关断时间,在时钟1~5 GHz频率范围内,相比传统无谐振电路实现18%~46%功耗优化,相比已有谐振时钟电路实现13%~54%功耗优化。
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关键词
谐振时钟
低功耗电路
动态频率调整(DFS)
MESH
时钟分布网络(CDN)
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Keywords
resonant clock
low power circuit
dynamic frequency scaling(DFS)
mesh
clock distribution network(CDN)
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分类号
TN40
[电子电信—微电子学与固体电子学]
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