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高速串行数据接收器专用集成电路的可测性设计
1
作者
来新泉
张劼
《电子质量》
2006年第1期4-7,共4页
本文为了解决高速串行数据接收器专用集成电路的测试难题,提出了针对该高速工作的集成电路的测试方案,并设计了可行的测试电路。通过添加测试引脚、设计专用测试模式,内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试。
关键词
串行
解串
传输系统
解串接收器
可测性设计
内建自测度
测试点
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职称材料
题名
高速串行数据接收器专用集成电路的可测性设计
1
作者
来新泉
张劼
机构
西安电子科技大学电路CAD研究所
出处
《电子质量》
2006年第1期4-7,共4页
文摘
本文为了解决高速串行数据接收器专用集成电路的测试难题,提出了针对该高速工作的集成电路的测试方案,并设计了可行的测试电路。通过添加测试引脚、设计专用测试模式,内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试。
关键词
串行
解串
传输系统
解串接收器
可测性设计
内建自测度
测试点
Keywords
SERDES
Deserializer
DFT
BIST
test PADs
分类号
TN492 [电子电信—微电子学与固体电子学]
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作者
出处
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1
高速串行数据接收器专用集成电路的可测性设计
来新泉
张劼
《电子质量》
2006
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