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三维IP核绑定前后总测试时间的优化方法被引量：2: 1; 作者刘军钱庆庆 +3 位作者吴玺王伟陈田任福继《计算机工程与应用》 CSCD 北大核心 2016年第22期44-48,54,共6页; 为了减少三维IP（IntellectualProperty）核绑定前和绑定后的测试总时间，提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上，用BFD算法将扫描元素分配到各条测试外壳扫描链，以减少绑定后的测试... 展开更多; 关键词三维IP核测试外壳扫描链绑定前测试时间绑定后测试时间; 在线阅读下载PDF 职称材料

基于环形振荡器的绑定前硅通孔测试被引量：5: 2; 作者张鹰梁华国 +2 位作者常郝刘永李黄褀《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2015年第11期2177-2183,共7页; 硅通孔(TSV)的电阻开路故障和泄漏故障会降低三维集成电路的良率和可靠性,为在制造流中尽早排除故障TSV,提出一种基于环形振荡器的绑定前TSV测试方法.首先将环形振荡器的TSV接收器分为一般反相器和施密特触发器,并比较这2种环形振荡器... 展开更多; 关键词三维集成电路硅通孔绑定前测试电阻开路故障泄漏故障; 在线阅读下载PDF 职称材料

基于TSV的3D堆叠集成电路测试被引量：2: 3; 作者韩博宇王伟 +3 位作者刘坤陈田李润丰郑浏旸《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2014年第4期444-448,共5页; 过硅通孔技术,提供了高密度、低延时和低功耗的垂直互连,芯片在三维方向堆叠的密度大、互连线短,从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程、TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战,包... 展开更多; 关键词过硅通孔三维集成电路可测性设计绑定前测试绑定后测试; 在线阅读下载PDF 职称材料

一种针对3D芯片的BIST设计方法被引量：8: 4; 作者王伟高晶晶 +3 位作者方芳陈田兰方勇李杨《电子测量与仪器学报》 CSCD 2012年第3期215-222,共8页; 提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结... 展开更多; 关键词 3D芯片绑定前测试绑定后测试内建自测试; 在线阅读下载PDF 职称材料

基于芯核分层布图的3D芯片扫描链优化设计被引量：1: 5; 作者王伟朱侠 +3 位作者方芳秦振陆郭二辉任福继《电子测量与仪器学报》 CSCD 北大核心 2016年第10期1482-1489,共8页; 随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,... 展开更多; 关键词芯核分层布图绑定前测试绑定中测试协同优化扫描链均衡硬件开销; 在线阅读下载PDF 职称材料

题名三维IP核绑定前后总测试时间的优化方法被引量：2: 1; 作者刘军钱庆庆吴玺王伟陈田任福继; 机构合肥工业大学计算机与信息学院情感计算与先进智能机器安徽省重点实验室日本德岛大学先端技术科学教育部; 出处《计算机工程与应用》 CSCD 北大核心 2016年第22期44-48,54,共6页; 基金国家自然科学基金(No.61306049 No.61106037 +2 种基金 No.61204046 No.61432004) 国家高技术研究发展计划(863)(No.2012AA011103); 文摘为了减少三维IP（IntellectualProperty）核绑定前和绑定后的测试总时间，提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上，用BFD算法将扫描元素分配到各条测试外壳扫描链，以减少绑定后的测试时间。再用提出的AL（AllocateLayer）算法将扫描元素分配到各层电路中，使得绑定前各条测试外壳扫描链的长度也能够平衡，以减少绑定前的测试时间和TSVs数量，并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明，与国际上已有的方法相比，所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%，并且三维IP核各层电路所含的扫描元素总长度更加均衡。; 关键词三维IP核测试外壳扫描链绑定前测试时间绑定后测试时间; Keywords three Dimensional Intellectual Property cores test wrapper pre-bond test time post-bond test time; 分类号 TP303 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名基于环形振荡器的绑定前硅通孔测试被引量：5: 2; 作者张鹰梁华国常郝刘永李黄褀; 机构合肥工业大学电子科学与应用物理学院合肥工业大学计算机与信息学院安徽财经大学计算机科学与技术系; 出处《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2015年第11期2177-2183,共7页; 基金国家自然科学基金(61274036 61371025 +2 种基金 61474036 61204046) 安徽省高校省级自然科学研究重大项目(KJ2014ZD12); 文摘硅通孔(TSV)的电阻开路故障和泄漏故障会降低三维集成电路的良率和可靠性,为在制造流中尽早排除故障TSV,提出一种基于环形振荡器的绑定前TSV测试方法.首先将环形振荡器的TSV接收器分为一般反相器和施密特触发器,并比较这2种环形振荡器的测试分辨率;然后把施密特触发器作为TSV接收器引入绑定前TSV测试;为防止误测或误诊断,采用多个低电压测试TSV.基于45 nm PTM CMOS工艺的HSPICE模拟结果表明,与现有同类方法相比,该方法具有更高的测试分辨率,且能测试大电容TSV和同时存在电阻开路故障和泄漏故障的TSV.; 关键词三维集成电路硅通孔绑定前测试电阻开路故障泄漏故障; Keywords 3D-ICs through silicon via prebond test resistive open fault leakage fault; 分类号 TP306.2 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名基于TSV的3D堆叠集成电路测试被引量：2: 3; 作者韩博宇王伟刘坤陈田李润丰郑浏旸; 机构合肥工业大学计算机与信息学院情感计算与先进智能机器安徽省重点实验室; 出处《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2014年第4期444-448,共5页; 基金国家自然科学基金资助项目(61106037 61204046) +2 种基金中央高校基本科研业务费专项资金资助项目; 文摘过硅通孔技术,提供了高密度、低延时和低功耗的垂直互连,芯片在三维方向堆叠的密度大、互连线短,从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程、TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战,包括KGD与KGD晶圆级测试和老化、DFT技术、绑定前可测性、测试经济性、TSVs绑定后的可靠性和测试问题,以及三维集成独有的问题,并介绍了这一领域的早期研究成果。; 关键词过硅通孔三维集成电路可测性设计绑定前测试绑定后测试; Keywords through-silicon vias（TSVs） three-dimensional stacked ICs（3D-SICs） design for testabili-ty（DFT） pre-bond test post-bond test; 分类号 TN407 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种针对3D芯片的BIST设计方法被引量：8: 4; 作者王伟高晶晶方芳陈田兰方勇李杨; 机构合肥工业大学计算机与信息学院合肥工业大学管理学院; 出处《电子测量与仪器学报》 CSCD 2012年第3期215-222,共8页; 基金国家自然科学基金(No.61106037) 博士点基金新教师项目(200803591033); 文摘提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。; 关键词 3D芯片绑定前测试绑定后测试内建自测试; Keywords 3D chips before bounding test after bounding test built-in self test; 分类号 TP206.1 [自动化与计算机技术—检测技术与自动化装置]; 在线阅读下载PDF 职称材料

题名基于芯核分层布图的3D芯片扫描链优化设计被引量：1: 5; 作者王伟朱侠方芳秦振陆郭二辉任福继; 机构合肥工业大学计算机与信息学院合肥工业大学情感计算与先进智能机器安徽省重点实验室中国电子科技集团第三十八研究所; 出处《电子测量与仪器学报》 CSCD 北大核心 2016年第10期1482-1489,共8页; 基金国家自然科学基金重点项目(61432004) 国家自然科学基金(61474035 +4 种基金 61204046 61306049) 教育部新教师基金(20130111120030)资助项目; 文摘随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。; 关键词芯核分层布图绑定前测试绑定中测试协同优化扫描链均衡硬件开销; Keywords cores-hierarchical-placement pre-bond test mid-bond test co-optimization scan chains balance hardware overhead; 分类号 TN405 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	三维IP核绑定前后总测试时间的优化方法	刘军钱庆庆吴玺王伟陈田任福继	《计算机工程与应用》 CSCD 北大核心	2016	2	在线阅读下载PDF 职称材料
2	基于环形振荡器的绑定前硅通孔测试	张鹰梁华国常郝刘永李黄褀	《计算机辅助设计与图形学学报》 EI CSCD 北大核心	2015	5	在线阅读下载PDF 职称材料
3	基于TSV的3D堆叠集成电路测试	韩博宇王伟刘坤陈田李润丰郑浏旸	《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心	2014	2	在线阅读下载PDF 职称材料
4	一种针对3D芯片的BIST设计方法	王伟高晶晶方芳陈田兰方勇李杨	《电子测量与仪器学报》 CSCD	2012	8	在线阅读下载PDF 职称材料
5	基于芯核分层布图的3D芯片扫描链优化设计	王伟朱侠方芳秦振陆郭二辉任福继	《电子测量与仪器学报》 CSCD 北大核心	2016	1	在线阅读下载PDF 职称材料