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支持平台设计方法的系统芯片协同设计环境 被引量：4
1
作者 熊志辉 李思昆 +2 位作者 陈吉华 王海力 边计年 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2005年第7期1401-1406,共6页
面向基于平台的设计方法,开发了系统芯片软/硬件协同设计环境YH-PBDE·在描述YH-PBDE的总体结构之后,详细介绍了该环境中的三个设计层次与二次映射过程,重点论述了YH-PBDE中基于约束任务流图的系统建模方法、具有初始信息素的蚂蚁... 面向基于平台的设计方法,开发了系统芯片软/硬件协同设计环境YH-PBDE·在描述YH-PBDE的总体结构之后,详细介绍了该环境中的三个设计层次与二次映射过程,重点论述了YH-PBDE中基于约束任务流图的系统建模方法、具有初始信息素的蚂蚁寻优软硬件划分算法和基于层次有向无环图的设计约束分配方法·结合具有录音功能的MP3播放器芯片的系统级设计方法,说明了在YH-PBDE中进行系统芯片软硬件协同设计的过程· 展开更多
关键词 基于平台的设计 系统芯片(soc) 软/硬件协同设计 系统重用
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基于SOC工控系统的总线控制器设计
2
作者 王得利 高德远 王党辉 《计算机工程与应用》 CSCD 北大核心 2008年第33期69-72,共4页
通过对工控PC104总线协议的分析,在一个SOC中设计了一个同步的总线控制器。基于面向航空领域应用中断响应速度快、低功耗、可靠性高的要求以及SOC系统的特点,对设计相关方面做出改进,主要包括对SOC片上外设数据通路的优化、SOC片上外设... 通过对工控PC104总线协议的分析,在一个SOC中设计了一个同步的总线控制器。基于面向航空领域应用中断响应速度快、低功耗、可靠性高的要求以及SOC系统的特点,对设计相关方面做出改进,主要包括对SOC片上外设数据通路的优化、SOC片上外设总线周期加速、关键信号去噪音处理、总线周期超时自结束。实验数据表明,改进后的设计,在启动操作系统时间速度比原来缩短了7.3%,功耗下降了17.1%。集成了该控制器的一款SOC芯片流片成功,实际运行系统可靠性高,中断响应速度加快了14%。 展开更多
关键词 PC104 系统级芯片(soc) 可靠性 低功耗 快速中断响应
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用于多处理器媒体SoC设计的实时总线调度优化策略 被引量：3
3
作者 陈科明 刘鹏 +1 位作者 王维东 姚庆栋 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2007年第9期1546-1551,共6页
为了减少多处理器媒体系统芯片(SoC)总线任务调度过程中的处理器性能损失,从减少总线任务冲突的角度出发,提出了改变任务属性和调整任务优先级相结合的总线任务调度优化策略.在保证任务实时性的前提下,通过增加原有任务可执行时间,将原... 为了减少多处理器媒体系统芯片(SoC)总线任务调度过程中的处理器性能损失,从减少总线任务冲突的角度出发,提出了改变任务属性和调整任务优先级相结合的总线任务调度优化策略.在保证任务实时性的前提下,通过增加原有任务可执行时间,将原有任务划分为多个子任务,动态调整任务优先级,充分利用总线的空闲时间执行部分任务,减少了总线任务冲突,降低了处理器因等待数据源而引起的性能损失.将该方法应用于多处理器媒体系统芯片MediaSoC3221A的设计中,当进行运动图像专家组(MPEG)实时解码时处理器的性能损失从原来的4.7%减小到0.1%. 展开更多
关键词 系统芯片(soc) 媒体处理 总线调度 多处理器
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减少SOC测试时间的测试结构配置与规划 被引量：2
4
作者 谢永乐 陈光 孙秀斌 《仪器仪表学报》 EI CAS CSCD 北大核心 2005年第8期867-870,共4页
以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenc... 以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenchmark为实验对象,示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。 展开更多
关键词 系统芯片(soc) 内嵌芯核 测试规划 扫描测试 可测性设计
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一种交替游程编码的SOC测试数据压缩方法 被引量：2
5
作者 许川佩 董祥健 《计算机工程与应用》 CSCD 北大核心 2010年第25期57-60,共4页
以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据... 以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据中的"0"和"1"游程,可以大大减少长度较短的游程数量,针对国际标准片上系统芯片验证表明,与其他算法相比,量子进化算法有效满足了功耗要求同时获得了较短的测试时间,与其他压缩编码方法相比,提出的方法获得了更有效的压缩效果。 展开更多
关键词 量子进化算法 层次型系统芯片(soc) 测试功耗 测试数据压缩
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基于UVM的可重用SoC功能验证环境 被引量：10
6
作者 吕毓达 谢雪松 张小玲 《半导体技术》 CAS CSCD 北大核心 2015年第3期234-238,共5页
现在系统级芯片(So C)系统集成度和复杂度不断提高,验证环节消耗时间占用了芯片研发时间的70%,芯片验证已经成为芯片研发中最关键的环节。目前业界验证方法大多有覆盖率低和通用性差等缺点,基于上述原因提出了一种新的验证方法。与传统... 现在系统级芯片(So C)系统集成度和复杂度不断提高,验证环节消耗时间占用了芯片研发时间的70%,芯片验证已经成为芯片研发中最关键的环节。目前业界验证方法大多有覆盖率低和通用性差等缺点,基于上述原因提出了一种新的验证方法。与传统验证方法和单纯的通用验证方法学(UVM)不同,该方法结合系统级芯片验证和模块级验证的特点,并且融合UVM和知识产权验证核(VIP)模块验证的验证技术,且使用了So C系统功能仿真模型以提高验证覆盖率和准确性。验证结果表明,同一架构系列So C芯片可以移植于该验证平台中,并且可大幅缩短平台维护与开发时间,采用该验证方法的代码覆盖率为98.9%,功能覆盖率为100%。 展开更多
关键词 通用验证方法学(UVM) CPU功能模型 随机测试向量 系统级芯片验证 系统级芯片(soc)
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通信系统中小型化频率合成器设计
7
作者 肖乃稼 何晓雄 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2019年第8期1089-1094,共6页
文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18 μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge ... 文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18 μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23~600 MHz之间产生1.92~2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。 展开更多
关键词 锁相环(PLL) 压控振荡器 相位噪声 小型化 系统级芯片(soc)
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基于JESD204B协议的智能信号处理SoC中自适应缓冲结构
8
作者 魏赛 王鹏 +2 位作者 吴剑潇 陆斌 邢志昂 《半导体技术》 北大核心 2023年第12期1115-1120,共6页
JESD204B(简称204B)是智能信号处理系统级芯片(SoC)中连接高速模数/数模(AD/DA)转换的重要接口,将SoC系统结构与204B标准要求进行集成设计时,自适应缓冲结构(ABS)可弥补204B协议对数据传输缺乏流量控制的缺陷,并通过设置自适应缓冲与流... JESD204B(简称204B)是智能信号处理系统级芯片(SoC)中连接高速模数/数模(AD/DA)转换的重要接口,将SoC系统结构与204B标准要求进行集成设计时,自适应缓冲结构(ABS)可弥补204B协议对数据传输缺乏流量控制的缺陷,并通过设置自适应缓冲与流控机制,保证数据传输的可靠性。经过现场可编程门阵列(FPGA)验证,SoC在204B接口可以达到4×12.5 Gbit/s的数据传输带宽,证明设计的204B接口方案在智能信号处理SoC中的可行性和有效性,满足智能信号处理SoC对于数据接口的要求。该设计方案的实现对无流量控制数据传输协议与SoC体系结构的集成有借鉴意义。 展开更多
关键词 系统级芯片(soc) JESD204B 现场可编程门阵列(FPGA)验证 直接内存访问(DMA) 先进可扩展接口(AXI)
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一种基于元操作的宏模块功耗建模方法 被引量：1
9
作者 刘晓飞 张戈 韩承德 《高技术通讯》 EI CAS CSCD 北大核心 2009年第8期850-854,共5页
为了有效支持系统芯片(SOC)的功耗分析和第三方IP的功耗评估,并有效保护知识产权,提出了元操作的概念,给出了一种基于元操作的宏模块功耗建模方法,建立了元操作功耗模型。该模型是一种周期精确的功耗模型,它描述了宏模块每个时钟周期的... 为了有效支持系统芯片(SOC)的功耗分析和第三方IP的功耗评估,并有效保护知识产权,提出了元操作的概念,给出了一种基于元操作的宏模块功耗建模方法,建立了元操作功耗模型。该模型是一种周期精确的功耗模型,它描述了宏模块每个时钟周期的动态功耗变化情况。文中论述了这一模型的开发方法和使用方法,并指出,建立元操作功耗模型的关键是模块的功能定义、模块的功能到元操作的映射以及门级功耗样本的产生和收集。通过与门级功耗分析的实验数据对比,此元操作功耗模型的功耗分析误差在4%以内,功耗分析效率可以提高百倍以上。 展开更多
关键词 系统芯片(soc) 功耗分析 低功耗设计 设计重用 宏模块 知识产权
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兼容YUV数据格式的LCD控制器 被引量：1
10
作者 童正宁 吴旭凡 +1 位作者 高谷刚 赵博生 《现代电子技术》 2006年第6期37-39,42,共4页
MPEG4解码过程中YUV到RGB的转换是一件非常耗时的工作。针对手持设备SoC芯片MPEG4实时解码的挑战,介绍了一种能够同时兼容YUV和RGB数据的LCD控制器的设计。着重介绍了YUV数据到RGB数据转换的2种实现方法:定点乘法实现和移位实现,并从转... MPEG4解码过程中YUV到RGB的转换是一件非常耗时的工作。针对手持设备SoC芯片MPEG4实时解码的挑战,介绍了一种能够同时兼容YUV和RGB数据的LCD控制器的设计。着重介绍了YUV数据到RGB数据转换的2种实现方法:定点乘法实现和移位实现,并从转换效果、电路速度和开销的角度比较了2种方法的优缺点。实验证明在纯软件解码MPEG4的条件下该设计可以节省40%的CPU开销,大大提高整个系统的MPEG4解码性能。 展开更多
关键词 系统芯片(soc) LCD控制器 YUV MPEG4 数据转换
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