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利用高速并行BCD数减法实现等精度数字频率计的设计 被引量:4
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作者 杨君 夏双志 +1 位作者 钱照华 陈连康 《电测与仪表》 北大核心 2005年第10期27-29,16,共4页
利用Altera公司的FPGAA(CEX1KEP1K30TC144-3)器件为主控器。在软件上,采用VHDL硬件描述语言编程及并行BCD数减法实现BCD数除法的实现方法,极大地减少了硬件资源的占用。与单片机为主控器的频率计相比,软件设计语言灵活,硬件更简单,速度... 利用Altera公司的FPGAA(CEX1KEP1K30TC144-3)器件为主控器。在软件上,采用VHDL硬件描述语言编程及并行BCD数减法实现BCD数除法的实现方法,极大地减少了硬件资源的占用。与单片机为主控器的频率计相比,软件设计语言灵活,硬件更简单,速度更快。实践证明,利用FPGA设计较复杂的数字系统,电路性能可靠,设计的周期较短,可移植性好,具有很强的实用性。该系统在1Hz~60MHz范围内,测量精度在全域范围内相对误差恒为十万分之一。 展开更多
关键词 等精度数字频率计 BCD数减法 BCD数除法 FPGA
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基于CPLD和单片机的等精度数字频率计设计 被引量:8
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作者 李莉 熊晶 《现代电子技术》 北大核心 2015年第10期118-120,123,共4页
根据相位重合点理论对等精度数字频率计进行改进,采用该理论可使对标准频率信号和待测频率的计数同时开始,消除了对标准频率信号计数时±1个周期的误差。系统设计主要包括三部分:待测频率的整形放大部分;计数部分,采用CPLD,相位重... 根据相位重合点理论对等精度数字频率计进行改进,采用该理论可使对标准频率信号和待测频率的计数同时开始,消除了对标准频率信号计数时±1个周期的误差。系统设计主要包括三部分:待测频率的整形放大部分;计数部分,采用CPLD,相位重合点的检测也在CPLD中完成;频率的计算和显示部分由单片机AT89C51完成。CPLD部分的仿真使用Max+PlusⅡ,单片机部分的仿真使用Protues软件。测试结果表明,待测频率在1 Hz^10 MHz范围内,频率计测量精度高,稳定性好。 展开更多
关键词 相位重合点理论 CPLD 等精度数字频率计 Max+Plus
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