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基于FPGA的积分型数字锁相环的设计与实现
被引量：
5
1
作者
崔建庆
石江宏
《现代电子技术》
2005年第22期101-103,共3页
位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设...
位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程;并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果。具有一定的工程实用价值。
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关键词
积分型数字鉴相器
数字
锁相环
时钟提取
现场可编程逻辑门阵列
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职称材料
题名
基于FPGA的积分型数字锁相环的设计与实现
被引量：
5
1
作者
崔建庆
石江宏
机构
厦门大学
出处
《现代电子技术》
2005年第22期101-103,共3页
文摘
位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程;并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果。具有一定的工程实用价值。
关键词
积分型数字鉴相器
数字
锁相环
时钟提取
现场可编程逻辑门阵列
Keywords
integral digital phase detector
DPLL
clock recovery
FPGA
分类号
TN929.1 [电子电信—通信与信息系统]
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出处
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1
基于FPGA的积分型数字锁相环的设计与实现
崔建庆
石江宏
《现代电子技术》
2005
5
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