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一种适用于低功耗超长指令字DSP处理器的硬件循环缓冲设计(英文)
被引量：
1
1
作者
苏叶华
刘建
陈杰
《电子器件》
CAS
2007年第5期1866-1869,1873,共5页
提出了用于VLI WDSP处理器的硬件循环缓冲器的设计.该DSP处理器在结构上利用了在信号处理程序中循环经常出现这一特点,专门设计了硬件循环处理模块用来消除因循环跳转造成的流水线等待,以达到循环的零开销处理从而提高DSP的性能.设计过...
提出了用于VLI WDSP处理器的硬件循环缓冲器的设计.该DSP处理器在结构上利用了在信号处理程序中循环经常出现这一特点,专门设计了硬件循环处理模块用来消除因循环跳转造成的流水线等待,以达到循环的零开销处理从而提高DSP的性能.设计过程中为了减小硬件开销,对循环的长度特点进行了分析,把循环分类两类并用不同的方法处理.结果表明循环跳转的处理是在独立模块中操作,没有造成流水线的等待提高了性能,该硬件循环的面积是3 .8 k逻辑门.
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关键词
超大规模集成电路
硬件循环
零开销
数字信号处理器
指令缓冲器
超长指令字
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职称材料
一种非写回整数除法器的并行结构设计
被引量：
1
2
作者
刘冀
《电子工程师》
2007年第2期15-17,24,共4页
嵌入式微处理器是近年来国内研究的热点之一,如何以合适的成本实现高效的硬件除法单元是其中的一个技术难点。针对嵌入式微处理器设计的要求,介绍一种基于标准部件的整数除法器。电路用1个标准64位加法器、3个64位寄存器和3个64位多路...
嵌入式微处理器是近年来国内研究的热点之一,如何以合适的成本实现高效的硬件除法单元是其中的一个技术难点。针对嵌入式微处理器设计的要求,介绍一种基于标准部件的整数除法器。电路用1个标准64位加法器、3个64位寄存器和3个64位多路选择器为主体实现非写回除法算法,在0.09μm工艺下以全定制方法实现的数据通道部分仿真时延为0.92 ns。另外,针对多周期数字系统的基本结构之一硬件循环结构介绍一种逻辑优化方法。
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关键词
除法器
非写回算法
并行结构
硬件循环
结构
循环
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职称材料
了解高级处理器特点 提高编码效率
3
作者
DavidKatz
TomaszLukasiak
RickGentile
《世界电子元器件》
2003年第6期27-30,共4页
如今的数字信号处理器(DSP)在性能、外围设备集成、功耗和成本方面都具备很多优势,很多系统设计人员希望在原有系统设计中利用DSP获得比传统处理器更好的效益.但其中一个潜在障碍就是为应用开发的大量遗留C/C++语言代码.显然,工程师们...
如今的数字信号处理器(DSP)在性能、外围设备集成、功耗和成本方面都具备很多优势,很多系统设计人员希望在原有系统设计中利用DSP获得比传统处理器更好的效益.但其中一个潜在障碍就是为应用开发的大量遗留C/C++语言代码.显然,工程师们希望能够在DSP平台上最大程度地利用原有高级语言代码,同时充分利用DSP的结构特点,达到原平台无法企及的高性能.此外,设计人员还需要一个熟悉、直观的程序开发环境和一种简单的方法,用于有选择地进行汇编语言的例行程序.本文将介绍在当前的开发环境下为DSP编程的策略与技巧,其中以ADI公司推出的Blackfin媒体处理器系列作为示例.
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关键词
数字信号处理器
编码效率
DSP
高级语言
汇编语言
硬件循环
构造
存储器
编程代码
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职称材料
题名
一种适用于低功耗超长指令字DSP处理器的硬件循环缓冲设计(英文)
被引量：
1
1
作者
苏叶华
刘建
陈杰
机构
中国科学院微电子研究所
出处
《电子器件》
CAS
2007年第5期1866-1869,1873,共5页
基金
国家自然科学基金项目资助(60425413)
文摘
提出了用于VLI WDSP处理器的硬件循环缓冲器的设计.该DSP处理器在结构上利用了在信号处理程序中循环经常出现这一特点,专门设计了硬件循环处理模块用来消除因循环跳转造成的流水线等待,以达到循环的零开销处理从而提高DSP的性能.设计过程中为了减小硬件开销,对循环的长度特点进行了分析,把循环分类两类并用不同的方法处理.结果表明循环跳转的处理是在独立模块中操作,没有造成流水线的等待提高了性能,该硬件循环的面积是3 .8 k逻辑门.
关键词
超大规模集成电路
硬件循环
零开销
数字信号处理器
指令缓冲器
超长指令字
Keywords
VLSI
hardware loop
zero overhead
DSP
instruction buffer
VLIW
分类号
TP332 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
一种非写回整数除法器的并行结构设计
被引量：
1
2
作者
刘冀
机构
同济大学微电子中心
出处
《电子工程师》
2007年第2期15-17,24,共4页
文摘
嵌入式微处理器是近年来国内研究的热点之一,如何以合适的成本实现高效的硬件除法单元是其中的一个技术难点。针对嵌入式微处理器设计的要求,介绍一种基于标准部件的整数除法器。电路用1个标准64位加法器、3个64位寄存器和3个64位多路选择器为主体实现非写回除法算法,在0.09μm工艺下以全定制方法实现的数据通道部分仿真时延为0.92 ns。另外,针对多周期数字系统的基本结构之一硬件循环结构介绍一种逻辑优化方法。
关键词
除法器
非写回算法
并行结构
硬件循环
结构
循环
展开
Keywords
divider
non-restoring algorithm
parallel structure
hardware loop structure
loop unroll
分类号
TN402 [电子电信—微电子学与固体电子学]
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职称材料
题名
了解高级处理器特点 提高编码效率
3
作者
DavidKatz
TomaszLukasiak
RickGentile
机构
ADI公司
出处
《世界电子元器件》
2003年第6期27-30,共4页
文摘
如今的数字信号处理器(DSP)在性能、外围设备集成、功耗和成本方面都具备很多优势,很多系统设计人员希望在原有系统设计中利用DSP获得比传统处理器更好的效益.但其中一个潜在障碍就是为应用开发的大量遗留C/C++语言代码.显然,工程师们希望能够在DSP平台上最大程度地利用原有高级语言代码,同时充分利用DSP的结构特点,达到原平台无法企及的高性能.此外,设计人员还需要一个熟悉、直观的程序开发环境和一种简单的方法,用于有选择地进行汇编语言的例行程序.本文将介绍在当前的开发环境下为DSP编程的策略与技巧,其中以ADI公司推出的Blackfin媒体处理器系列作为示例.
关键词
数字信号处理器
编码效率
DSP
高级语言
汇编语言
硬件循环
构造
存储器
编程代码
分类号
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种适用于低功耗超长指令字DSP处理器的硬件循环缓冲设计(英文)
苏叶华
刘建
陈杰
《电子器件》
CAS
2007
1
在线阅读
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职称材料
2
一种非写回整数除法器的并行结构设计
刘冀
《电子工程师》
2007
1
在线阅读
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职称材料
3
了解高级处理器特点 提高编码效率
DavidKatz
TomaszLukasiak
RickGentile
《世界电子元器件》
2003
0
在线阅读
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职称材料
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
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