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基于条件预充电技术的低功耗真单相时钟触发器
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作者 姚茂群 邱思越 《浙江大学学报(理学版)》 CAS CSCD 北大核心 2024年第5期554-561,共8页
基于条件预充电技术,设计了一种高速低功耗真单相时钟触发器。在存在冗余开关活动的关键路径中,通过增加场效应管和控制条件,控制内部节点的冗余预充电活动;通过消除冗余结构,消除冗余的场效应管,从而改善电路结构,降低功耗和总功耗延... 基于条件预充电技术,设计了一种高速低功耗真单相时钟触发器。在存在冗余开关活动的关键路径中,通过增加场效应管和控制条件,控制内部节点的冗余预充电活动;通过消除冗余结构,消除冗余的场效应管,从而改善电路结构,降低功耗和总功耗延时积。通用电路分析程序(simulation program with integrated circuit emphasis,HSPICE)仿真结果表明,在100 MHz的工作频率与低阈值电压下,触发器功耗低至158.6127 nW、总功耗延时积低至0.048735 fJ,电路具有正确的逻辑功能,且在功耗、延迟方面均优于近几年提出的电路。 展开更多
关键词 低功耗 条件预充电 近阈值电压 单相时钟
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基于TSPC的4/5双模前置分频器设计 被引量:2
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作者 陶小妍 张海鹏 +1 位作者 阴亚东 王德君 《半导体技术》 CAS CSCD 北大核心 2014年第1期33-37,共5页
针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物... 针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz^2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。 展开更多
关键词 高频 低功耗 双模前置分频器 单相时钟(tspc) 锁相环(PLL)
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基于E-TSPC技术的10 GHz低功耗多模分频器的设计 被引量:3
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作者 胡帅帅 周玉梅 张锋 《半导体技术》 CAS CSCD 北大核心 2016年第2期96-101,共6页
基于扩展的真单相时钟(E-TSPC)技术,设计了一款用于10 GHz扩频时钟发生器(SSCG)的分频比范围为32~63的多模分频器(MMD)。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频... 基于扩展的真单相时钟(E-TSPC)技术,设计了一款用于10 GHz扩频时钟发生器(SSCG)的分频比范围为32~63的多模分频器(MMD)。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。 展开更多
关键词 扩展的单相时钟(E-tspc) 多模分频器(MMD) 扩频时钟发生器(SSCG) 低功耗 动态逻辑
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用于12.5Gbit/s SerDes系统锁相环倍频器设计
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作者 茅俊伟 冯军 +2 位作者 窦建华 章丽 李伟 《半导体技术》 CAS CSCD 北大核心 2012年第12期918-922,共5页
采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中... 采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78~6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。 展开更多
关键词 串行器 解串器(SerDes) 锁相环倍频器 分频器 SCFL触发器 单相时钟(tspc)
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