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应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计: 1; 作者张媛菲赵宏亮尹飞飞《电子设计工程》 2024年第10期130-134,共5页; 文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的... 展开更多; 关键词相位插值器线性度时钟恢复电路半速率正交时钟; 在线阅读下载PDF 职称材料

适用于连续数据速率CDR的相位插值器研制被引量：5: 2; 作者矫逸书周玉梅 +1 位作者蒋见花吴斌《半导体技术》 CAS CSCD 北大核心 2010年第10期999-1002,共4页; 通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插... 展开更多; 关键词相位插值器时钟数据恢复多相位时钟数据速率; 在线阅读下载PDF 职称材料

一种基于相位插值器的低抖动串行链路接收器被引量：1: 3; 作者吕俊盛邵刚田泽《半导体技术》 CAS CSCD 北大核心 2016年第6期429-434,共6页; 为了提高接收器在多通道和多协议应用中的性能,提出了一种基于高线性度相位插值器的低抖动串行链路接收器。采用环形压控振荡器锁相环提供参考时钟,通过数字滤波器控制相位插值器调整采样时钟相位从而完成低抖动的数据恢复。整个接收器... 展开更多; 关键词多通道多协议低抖动相位插值器接收器; 在线阅读下载PDF 职称材料

用于新型符号的频偏补偿和解调的算法与电路: 4; 作者林敏史靖炜 +2 位作者丁福建姜帆陈潇《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2024年第5期121-129,共9页; 为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本... 展开更多; 关键词脉冲位置调制码片内脉冲位置调制符号同步频偏补偿数据解调相位插值器延迟锁定环; 在线阅读下载PDF 职称材料

应用于ICS PCIE Gen2的扩频时钟模块电路: 5; 作者葛浩正韩国旋许培元《信息技术与信息化》 2024年第3期162-165,共4页; 为了满足ICS(internet connection sharing,因特网连接共享)PCIE Gen2协议,可提供输入时钟信号给PC、PCIE桥芯片以及以太网等芯片,利用时钟扩频技术的研究来减少系统的电磁干扰问题。基于应用于ICS PCIE Gen2协议的设计要求,通过采用SMI... 展开更多; 关键词 ICS PCIE Gen2协议扩频时钟模块电路电磁干扰振荡器相位插值器; 在线阅读下载PDF 职称材料

一种用于千兆以太网的时钟数据恢复电路设计与实现被引量：1: 6; 作者朱佳王星 +1 位作者张国贤陆锋《电视技术》 2020年第11期50-54,共5页; 采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等... 展开更多; 关键词千兆以太网时钟数据恢复相位选择相位插值器; 在线阅读下载PDF 职称材料

3.125Gb/s基于PS/PI型的时钟与数据恢复电路设计: 7; 作者邱旻韡张长春 +4 位作者李轩李卫郭宇锋方玉明陈德媛《中国集成电路》 2013年第5期28-33,共6页; 基于标准0.18μmCMOS工艺,设计了一种全速率PS/PI型时钟与数据恢复(CDR)电路。该电路主要由bang-bang型鉴相器、数字控制模块、分接器、相位选择器以及相位插值器等模块构成。根据本CDR的特点,提出了一种在分接器后对超前、滞后信息进... 展开更多; 关键词时钟数据恢复数模混合电路分接器相位插值器; 在线阅读下载PDF 职称材料

题名应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计: 1; 作者张媛菲赵宏亮尹飞飞; 机构辽宁大学物理学院; 出处《电子设计工程》 2024年第10期130-134,共5页; 基金辽宁省自然科学基金项目(2021-MS-148)。; 文摘文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性(DNL)最大不超过1 LSB,积分非线性(INL)最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。; 关键词相位插值器线性度时钟恢复电路半速率正交时钟; Keywords phase interpolator linearity clock data recovery half rate quadrature clock; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名适用于连续数据速率CDR的相位插值器研制被引量：5: 2; 作者矫逸书周玉梅蒋见花吴斌; 机构中国科学院微电子研究所; 出处《半导体技术》 CAS CSCD 北大核心 2010年第10期999-1002,共4页; 基金国家科技重大专项资助项目(2009ZX03007-002-03); 文摘通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。; 关键词相位插值器时钟数据恢复多相位时钟数据速率; Keywords phase interpolation clock and data recovery multiphase clock date rate; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种基于相位插值器的低抖动串行链路接收器被引量：1: 3; 作者吕俊盛邵刚田泽; 机构中国航空工业集团公司西安航空计算技术研究所集成电路与微系统设计航空科技重点实验室; 出处《半导体技术》 CAS CSCD 北大核心 2016年第6期429-434,共6页; 文摘为了提高接收器在多通道和多协议应用中的性能,提出了一种基于高线性度相位插值器的低抖动串行链路接收器。采用环形压控振荡器锁相环提供参考时钟,通过数字滤波器控制相位插值器调整采样时钟相位从而完成低抖动的数据恢复。整个接收器在65 nm CMOS工艺平台实现流片验证,单通道接收器的面积为320μm×685μm。测试结果表明,接收器工作在3.125 Gbit/s时,引入的总抖动仅为11.3 ps;电路采用1.2 V供电,功耗仅为21 m W;在PCIE,FC和SRIO三种协议规定的1.062 5-3.125 Gbit/s数据率下,收发器的误码率均小于10-12。; 关键词多通道多协议低抖动相位插值器接收器; Keywords multi-lane multi-standard low jitter phase interpolator receiver; 分类号 TN492 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名用于新型符号的频偏补偿和解调的算法与电路: 4; 作者林敏史靖炜丁福建姜帆陈潇; 机构特种光纤与光接入网重点实验室(上海大学); 出处《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2024年第5期121-129,共9页; 基金国家重点研发计划(2019YFB2204500)。; 文摘为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本地时钟之间的频率偏移的极大影响。针对此问题,又提出了一种在模拟域对该符号进行频偏补偿,并实现符号同步和高速数据解调的算法与电路。该电路系统通过消除接收数据和本地时钟的初始相差、提取两者的频偏信息、周期性改变本地时钟的瞬时相位3步实现频偏补偿,并同时在第3步利用本地时钟对接收数据进行解调。为提高相位插值器(phase interpolator,PI)的线性度,本文将延迟锁定环与PI相结合。在2π的插值范围内,实现插值区间32个,插值步长992个,分辨率2.016 ps,最大差分非线性(differential nonlinearity,DNL)0.183°,最大积分非线性(integral nonlinearity,INL)0.325°。此外,本文提出的相位控制算法有效避免了由电流毛刺所引起的输出相位突变。电路基于UMC 40 nm CMOS RF LP工艺进行设计与仿真。仿真结果表明:本文所提出的算法与电路,在典型工艺角下,将接收数据和本地时钟间的50×10^(-6)频率偏差度降至1.03×10^(-6),频偏补偿准确度达到97.94%,并实现1 Gbit/s的解调速率。该方法对高速PPM数据同步与解调具有良好的工程应用价值。; 关键词脉冲位置调制码片内脉冲位置调制符号同步频偏补偿数据解调相位插值器延迟锁定环; Keywords pulse position modulation Intra-Chip pulse position modulation symbol synchronization frequency offset compensation data demodulation phase interpolator delay-locked loop; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名应用于ICS PCIE Gen2的扩频时钟模块电路: 5; 作者葛浩正韩国旋许培元; 机构航空工业西安航空计算技术研究所; 出处《信息技术与信息化》 2024年第3期162-165,共4页; 文摘为了满足ICS(internet connection sharing,因特网连接共享)PCIE Gen2协议,可提供输入时钟信号给PC、PCIE桥芯片以及以太网等芯片,利用时钟扩频技术的研究来减少系统的电磁干扰问题。基于应用于ICS PCIE Gen2协议的设计要求,通过采用SMIC 0.18μm工艺设计传统锁相环结构,包括鉴频鉴相器、电荷泵、环路滤波器、环形振荡器、分频器以及相位插值器所设计的扩频时钟模块电路,实现了在满足指标400 MHz输出频率的基础上对扩频深度控制在-5×10-3以内,频谱峰值能量降低了10.32 dB,输出相位噪声在1 MHz频偏下为-107.378 dBc/Hz。未扩频模式下输出时钟的确定性抖动为31.6 ps,周期间RMS抖动为5.1 ps;进行扩频后,周期间RMS抖动为8.6 ps,满足了ICS PCIE Gen2的协议要求。; 关键词 ICS PCIE Gen2协议扩频时钟模块电路电磁干扰振荡器相位插值器; 分类号 TN40 [电子电信—微电子学与固体电子学] TN03 [电子电信—物理电子学]; 在线阅读下载PDF 职称材料

题名一种用于千兆以太网的时钟数据恢复电路设计与实现被引量：1: 6; 作者朱佳王星张国贤陆锋; 机构江南大学物联网工程学院中国电子科技集团公司第五十八研究所; 出处《电视技术》 2020年第11期50-54,共5页; 基金国家自然科学基金项目(No.61704161)。; 文摘采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。; 关键词千兆以太网时钟数据恢复相位选择相位插值器; Keywords Gigabit Ethernet clock and data recovery phase selection phase interpolator; 分类号 TN702 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名3.125Gb/s基于PS/PI型的时钟与数据恢复电路设计: 7; 作者邱旻韡张长春李轩李卫郭宇锋方玉明陈德媛; 机构南京邮电大学电子科学与工程学院; 出处《中国集成电路》 2013年第5期28-33,共6页; 文摘基于标准0.18μmCMOS工艺,设计了一种全速率PS/PI型时钟与数据恢复(CDR)电路。该电路主要由bang-bang型鉴相器、数字控制模块、分接器、相位选择器以及相位插值器等模块构成。根据本CDR的特点,提出了一种在分接器后对超前、滞后信息进行统计比较得到一组低速信号来解决高速模拟电路和低速数字电路之间的接口问题。; 关键词时钟数据恢复数模混合电路分接器相位插值器; Keywords Clock and data recovery Mixed analog-digital circuit Demuhiplexer Phase detector; 分类号 TN929.1 [电子电信—通信与信息系统] TN702 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计	张媛菲赵宏亮尹飞飞	《电子设计工程》	2024	0	在线阅读下载PDF 职称材料
2	适用于连续数据速率CDR的相位插值器研制	矫逸书周玉梅蒋见花吴斌	《半导体技术》 CAS CSCD 北大核心	2010	5	在线阅读下载PDF 职称材料
3	一种基于相位插值器的低抖动串行链路接收器	吕俊盛邵刚田泽	《半导体技术》 CAS CSCD 北大核心	2016	1	在线阅读下载PDF 职称材料
4	用于新型符号的频偏补偿和解调的算法与电路	林敏史靖炜丁福建姜帆陈潇	《哈尔滨工业大学学报》 EI CAS CSCD 北大核心	2024	0	在线阅读下载PDF 职称材料
5	应用于ICS PCIE Gen2的扩频时钟模块电路	葛浩正韩国旋许培元	《信息技术与信息化》	2024	0	在线阅读下载PDF 职称材料
6	一种用于千兆以太网的时钟数据恢复电路设计与实现	朱佳王星张国贤陆锋	《电视技术》	2020	1	在线阅读下载PDF 职称材料
7	3.125Gb/s基于PS/PI型的时钟与数据恢复电路设计	邱旻韡张长春李轩李卫郭宇锋方玉明陈德媛	《中国集成电路》	2013	0	在线阅读下载PDF 职称材料