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Cadence与CoWare携手发布电子系统级（ESL）可验证设计流程
1
《半导体技术》 CAS CSCD 北大核心 2004年第7期98-98,共1页
关键词 Cadence公司 CoWare公司 电子系统级 可验证设计流程 片上系统
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嵌入式系统芯片中SM2算法软硬件协同设计与实现 被引量：9
2
作者 钟丽 刘彦 +1 位作者 余思洋 谢中 《计算机应用》 CSCD 北大核心 2015年第5期1412-1416,共5页
针对现有的椭圆曲线算法系统级设计中开发周期长,以及不同模块的性能开销指标不明确等问题,提出一种基于电子系统级(ESL)设计的软硬件(HW/SW)协同设计方法。该方法通过分析SM2(Shang Mi2)算法原理与实现方式,研究了不同的软硬件划分方案... 针对现有的椭圆曲线算法系统级设计中开发周期长,以及不同模块的性能开销指标不明确等问题,提出一种基于电子系统级(ESL)设计的软硬件(HW/SW)协同设计方法。该方法通过分析SM2(Shang Mi2)算法原理与实现方式,研究了不同的软硬件划分方案,并采用统一建模语言System C对硬件模块进行周期精确级建模。通过模块级与系统级两层验证比较软硬件模块执行周期数,得出最佳性能划分方式。最后结合算法控制流程图(CFG)与数据流程图(DFG)将ESL模型转化为寄存器传输级(RTL)模型进行逻辑综合与比较,得出在180 nm CMOS工艺,50 MHz频率下,当算法性能最佳时,点乘模块执行时间为20 ms,门数83 000,功耗约2.23 m W。实验结果表明所提系统级架构分析对基于椭圆曲线类加密芯片在性能、面积与功耗的评估优势明显且适用性强,基于此算法的嵌入式系统芯片(So C)可根据性能与资源限制选择合适的结构并加以应用。 展开更多
关键词 SM2算法 SYSTEM C 软硬件划分 电子系统级 周期精确
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周期精确/位精确的Cache事务级建模方法 被引量：1
3
作者 孙铭泽 郭炜 +1 位作者 周红月 魏继增 《计算机工程》 CAS CSCD 2013年第8期74-76,82,共4页
对于片上系统(SoC)架构设计,寄存器传送级建模仿真速度慢,而采用C语言建模达不到所需的精度要求。针对上述问题,基于电子系统级(ESL)设计方法,提出一种通用的周期精确/位精确的高速缓存(Cache)事务级模型。该模型面向外部接口和内部逻... 对于片上系统(SoC)架构设计,寄存器传送级建模仿真速度慢,而采用C语言建模达不到所需的精度要求。针对上述问题,基于电子系统级(ESL)设计方法,提出一种通用的周期精确/位精确的高速缓存(Cache)事务级模型。该模型面向外部接口和内部逻辑分别采用不同的抽象层次进行建模,并构建基于ESL设计的SoC,实现软硬件协同设计。实验结果表明,集成Cache模块的仿真平台运行相应程序所需周期数大幅减少,可达到既定的精度要求。 展开更多
关键词 高速缓存 电子系统级设计 事务级建模 片上系统架构设计 周期精确 软 硬件协同设计
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从复杂系统观点看国外IMA发展的经验及教训 被引量：7
4
作者 陈颖 王春蓉 《电讯技术》 北大核心 2010年第2期106-110,共5页
模块级高度综合集成结构是航空电子系统的发展趋势,复杂性、开放性、可扩展性是模块级高度综合集成航空电子系统的基本特点。研究了复杂系统的描述方法,并从复杂系统基本观点及系统复杂性度量因素出发,结合国外模块级高度综合集成航空... 模块级高度综合集成结构是航空电子系统的发展趋势,复杂性、开放性、可扩展性是模块级高度综合集成航空电子系统的基本特点。研究了复杂系统的描述方法,并从复杂系统基本观点及系统复杂性度量因素出发,结合国外模块级高度综合集成航空电子系统发展历程,总结了模块级高度综合集成航空电子系统发展的经验及教训,指出了这类系统设计应考虑的重要方向及关键因素。 展开更多
关键词 复杂系统 模块级综合集成航空电子系统 软件通信体系结构 发展经验
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AES专用指令处理器的研究与实现 被引量：10
5
作者 夏辉 贾智平 +3 位作者 张峰 李新 陈仁海 EdwinH.-M.Sha 《计算机研究与发展》 EI CSCD 北大核心 2011年第8期1554-1562,共9页
随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准(AES)凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构(ISA)扩展优化的方法... 随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准(AES)凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构(ISA)扩展优化的方法对AES算法进行指令扩展优化.基于电子系统级(ESL)方法设计流程,使用基于LISA语言的处理器生成工具构建了一个高效AES专用指令处理器(AES_ASIP)模型,最终实现于FPGA中.经过一系列的仿真和验证,对比ARM处理器指令集架构,实验结果显示AES_ASIP以增加少许硬件资源为代价,提高了算法58.4x%的执行效率并节省了47.4x%的指令代码存储空间. 展开更多
关键词 AES 电子系统级 指令集架构 专用指令处理器 FPGA
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机载图像处理引擎实时仿真平台 被引量：2
6
作者 王科 马丽 +1 位作者 殳伟群 徐涛 《系统仿真学报》 CAS CSCD 北大核心 2011年第9期1832-1836,1848,共6页
针对航空电子系统中图像处理模块数字化设计的趋势,建立了一个完整的机载图像处理实时仿真平台。该平台以电子系统级设计(ESL)方法为基础,利用Handel-C语言将视频处理系统中关键算法模块抽象为知识产权核(intellectual property core),... 针对航空电子系统中图像处理模块数字化设计的趋势,建立了一个完整的机载图像处理实时仿真平台。该平台以电子系统级设计(ESL)方法为基础,利用Handel-C语言将视频处理系统中关键算法模块抽象为知识产权核(intellectual property core),同时进行系统级仿真与验证,并通过FPGA实现。解决了单纯用软件实现算法实时性差、难以协同设计验证的问题。座舱综合显示和视景增强子系统被用来作为案例在该平台上实现,验证了平台仿真的实时性。 展开更多
关键词 实时仿真环境 电子系统级 现场可编程门阵列 知识产权核
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基于ESL的多核雷达信号处理芯片的架构探索 被引量：2
7
作者 马海林 李源 何虎 《计算机工程与设计》 北大核心 2016年第1期65-70,共6页
针对高性能多核雷达信号处理芯片寄存器传输级设计调试周期长、高成本等特点,提出一套在寄存器传输级设计之前使用,基于电子系统级设计的多核建模和架构探索方法,在寄存器传输级设计前期能够进行可靠架构探索和性能分析,便于软硬件协同... 针对高性能多核雷达信号处理芯片寄存器传输级设计调试周期长、高成本等特点,提出一套在寄存器传输级设计之前使用,基于电子系统级设计的多核建模和架构探索方法,在寄存器传输级设计前期能够进行可靠架构探索和性能分析,便于软硬件协同设计。从多核架构探索流程、数据流探索方法、具有向量处理功能的数字信号处理核/异构核的周期精度模拟器建模、多核一致性总线协议探索和总线建模及验证方案、全芯片电子系统级建模等方面论述该方法的具体实现,结合实例验证了其可行性。 展开更多
关键词 电子系统级 多核 数据流 周期精度建模 总线系统
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基于传输触发架构的图像降晰专用处理器设计 被引量：1
8
作者 周红月 师少飞 张强 《计算机应用与软件》 CSCD 北大核心 2013年第11期1-3,27,共4页
针对天文图像处理过程中的空间变换核降晰算法,提出一种基于传输触发架构(TTA)的专用处理器设计,以完成算法的数据密集型运算,并在基于C*CORE340处理器的电子系统级平台之上对该处理器进行验证。TTA的细粒度并行数据传输使该处理器获得... 针对天文图像处理过程中的空间变换核降晰算法,提出一种基于传输触发架构(TTA)的专用处理器设计,以完成算法的数据密集型运算,并在基于C*CORE340处理器的电子系统级平台之上对该处理器进行验证。TTA的细粒度并行数据传输使该处理器获得更高性能,其设计的特殊功能单元能加快计算,且计算流程和数据存储方式能减少数据传输的频率,提高了计算速度。实验结果表明,对于19×19的内核和2K×2K的图像帧,该处理器架构的速度比基于PC的纯软件实现提高了14.7倍。 展开更多
关键词 图像降晰 传输触发体系结构 空间变换核降晰 电子系统级 细粒度 特殊功能单元
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基于ESL的多格式解码芯片前期设计优化
9
作者 罗少波 祝永新 +2 位作者 Leah Clark 王益华 陈庆华 《半导体技术》 CAS CSCD 北大核心 2009年第3期291-294,共4页
通过使用ARMESL工具仿真基于Linux的多媒体系统,提出一种基于多核及计算加速的体系,这种架构可很快地映射到后期芯片设计中。给出了解码系统中IQIT、IP和DB等核心模块的软硬件分配、资源调度、存储分配方案。通过软硬件划分和优化,最终... 通过使用ARMESL工具仿真基于Linux的多媒体系统,提出一种基于多核及计算加速的体系,这种架构可很快地映射到后期芯片设计中。给出了解码系统中IQIT、IP和DB等核心模块的软硬件分配、资源调度、存储分配方案。通过软硬件划分和优化,最终系统能够实时解码多格式多媒体文件。所提出的多媒体加速观点适合于嵌入式系统和PC多核应用,具有一定的普适性。 展开更多
关键词 电子系统级 多媒体 对称多处理体 解码系统 嵌入式
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基于ESL快速精确的处理器混合模型
10
作者 鲁超 魏继增 常轶松 《计算机工程》 CAS CSCD 2012年第7期281-283,共3页
RTL设计不能满足片上系统对仿真速度的要求。为此,提出一种基于电子系统级快速精确的处理器混合模型。以32位嵌入式微处理器C*CORE340为例,采用不同的抽象层次对指令集仿真器和Cache进行构建。实验结果表明,与RTL级模型相比,该模型的仿... RTL设计不能满足片上系统对仿真速度的要求。为此,提出一种基于电子系统级快速精确的处理器混合模型。以32位嵌入式微处理器C*CORE340为例,采用不同的抽象层次对指令集仿真器和Cache进行构建。实验结果表明,与RTL级模型相比,该模型的仿真速度至少快10倍,仿真精度误差率低于10%。 展开更多
关键词 指令集仿真器 事务级建模 电子系统级设计 混合模型 片上系统
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