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基于嵌入式CPU的加解密子系统
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作者 王剑非 马德 +3 位作者 熊东亮 陈亮 黄凯 葛海通 《计算机工程》 CAS CSCD 2014年第9期183-189,共7页
针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用... 针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用低功耗高性能的嵌入式CPU,作为SoC中主CPU的协处理器,控制各加解密模块的工作,可减少对主CPU的访问,以降低功耗。将经过验证的加解密子系统作为整体集成到SoC中,实现子系统复用,可减少SoC设计和集成工作量,降低SoC验证难度;利用门控时钟技术,根据各加解密模块的工作状态管理时钟,从而降低加解密子系统的功耗。采用CKSoC设计集成方法,在SoC集成工具平台上可快速集成不同配置下的基于嵌入式CPU的加解密子系统。实验结果表明,构造子系统后的SoC设计和验证工作量明显减少,提高了工作效率。 展开更多
关键词 加解密子系统 系统复用 片上系统集成 高级加密标准 数据加密标准
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基于物联网的社区心电监护系统设计 被引量:4
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作者 刘元建 李红利 +3 位作者 张荣华 柳干 王舒欢 修春波 《传感器与微系统》 CSCD 2015年第8期112-115,共4页
将物联网与传统心电图(ECG)监护系统相结合,以Zig Bee无线通信技术为核心,设计了一种具有自动报警功能的社区心电监护系统,实现了心电数据的自动采集、处理、诊断、异常报警与无线传输。该系统采用无线通信技术传输数据,可以减少系统的... 将物联网与传统心电图(ECG)监护系统相结合,以Zig Bee无线通信技术为核心,设计了一种具有自动报警功能的社区心电监护系统,实现了心电数据的自动采集、处理、诊断、异常报警与无线传输。该系统采用无线通信技术传输数据,可以减少系统的连线。系统中的心电分析算法可以实时显示和在线分析心电信号,提取心电信号中的疾病特征,实现心脏疾病的自动诊断和预测。实验结果表明:所设计的心电监护系统,能够准确采集心电信号。将物联网技术应用在智能心电监护系统上,便于对社区患者进行统一监管。 展开更多
关键词 心电图 无线传感器网络 Zig BEE 集成上系统 社区医疗
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基于MPSoC的Sub-6 GHz频段SDR测试系统设计与实现 被引量:3
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作者 黄继业 谢辉 董哲康 《实验室研究与探索》 CAS 北大核心 2022年第8期14-18,76,共6页
为实现5G高带宽信号的快速测试和复杂通信算法的快速验证,提出了一种基于MPSoC的Sub-6 GHz频段软件无线电(SDR)测试实验平台。平台采用Xilinx ZYNQ UltraScale~+MPSoC和射频收发器ADRV9009搭建,两者通过JESD204B高速串行接口进行数据流... 为实现5G高带宽信号的快速测试和复杂通信算法的快速验证,提出了一种基于MPSoC的Sub-6 GHz频段软件无线电(SDR)测试实验平台。平台采用Xilinx ZYNQ UltraScale~+MPSoC和射频收发器ADRV9009搭建,两者通过JESD204B高速串行接口进行数据流传输。采用软硬件协同设计思想,具备高可重构性和移植性,其中,硬件/PL逻辑部分负责射频信号到基带信号的转换与信号处理;软件部分依托Petalinux和Libiio的加持,可对测试系统进行全局控制。此外,该系统还拥有超宽调谐范围、可配置MIMO等优势,可作为5G SDR实验平台使用。经高带宽信号收发实验验证,该测试系统满足5G Sub-6 GHz信号收发链路要求,信道可靠性较高,在5G信号测试和算法原型验证方面,具有一定的应用价值。 展开更多
关键词 通信测试 单芯集成多处理器上系统 第五代移动通信技术 宽带收发器 软件无线电实验平台
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DVB通用解扰算法的高性能IP核设计 被引量:2
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作者 贺光辉 罗飞 +1 位作者 俞伟 周祖成 《半导体技术》 CAS CSCD 北大核心 2005年第1期24-27,34,共5页
提出了DVB通用解扰算法高性能IP核设计、验证和测试的方法,着重描述了IP核的可重用设计,使本IP核与多种总线能互连。整个设计采用VHDL语言设计,在Altera的FPGA和富士通CE66库上进行了综合和验证。最终在富士通CE66库上实现的IP核最高时... 提出了DVB通用解扰算法高性能IP核设计、验证和测试的方法,着重描述了IP核的可重用设计,使本IP核与多种总线能互连。整个设计采用VHDL语言设计,在Altera的FPGA和富士通CE66库上进行了综合和验证。最终在富士通CE66库上实现的IP核最高时钟频率为212.8MHz,数据率可以达到1.7024Gbps。 展开更多
关键词 IP核 片上系统集成 可重用 通用解扰算法
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