人工智能(AI)和物联网(IoT)技术的迅速发展,对计算能效提出了更高的要求,终端设备在硬件资源开销方面同样面临巨大挑战.为了应对能效问题,新型低功耗近似计算单元的设计得到了广泛研究.在数字信号处理和图像处理等应用场景中,存在大量...人工智能(AI)和物联网(IoT)技术的迅速发展,对计算能效提出了更高的要求,终端设备在硬件资源开销方面同样面临巨大挑战.为了应对能效问题,新型低功耗近似计算单元的设计得到了广泛研究.在数字信号处理和图像处理等应用场景中,存在大量的浮点运算.这些应用消耗了大量的硬件资源,但它们具有一定的容错性,没有必要进行完全精确的计算.据此,提出了一种基于移位近似算法MTA(multiplication to shift addition)和非对称截断的单精度可重构近似浮点乘法器设计方法.首先,采用了一种低功耗的近似算法MTA,将部分操作数的乘法运算转换为移位加法.其次,为了在精度和成本之间取得平衡,设计了针对操作数高有效位的非对称截断处理,并对截断后保留的部分进行精确计算.通过采用不同位宽的MTA近似计算和改变截断后部分积阵列的行数,生成了广阔的设计空间,从而可以在精度和成本之间进行多种权衡调整.与精确浮点乘法器相比,所提出设计MTA5T5的精度损失(MRED)仅约为0.32%,功耗降低了85.80%,面积减少了79.53%.对于精度较低的MTA3T3,其精度损失约为1.92%,而功耗和面积分别降低了90.55%和85.80%.最后,进行了FIR滤波和图像处理的应用测试,结果表明所提出的设计在精度和开销方面具有显著优势.展开更多
采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真...采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真,并采用0.5 CM O S工艺进行逻辑综合。展开更多
文摘人工智能(AI)和物联网(IoT)技术的迅速发展,对计算能效提出了更高的要求,终端设备在硬件资源开销方面同样面临巨大挑战.为了应对能效问题,新型低功耗近似计算单元的设计得到了广泛研究.在数字信号处理和图像处理等应用场景中,存在大量的浮点运算.这些应用消耗了大量的硬件资源,但它们具有一定的容错性,没有必要进行完全精确的计算.据此,提出了一种基于移位近似算法MTA(multiplication to shift addition)和非对称截断的单精度可重构近似浮点乘法器设计方法.首先,采用了一种低功耗的近似算法MTA,将部分操作数的乘法运算转换为移位加法.其次,为了在精度和成本之间取得平衡,设计了针对操作数高有效位的非对称截断处理,并对截断后保留的部分进行精确计算.通过采用不同位宽的MTA近似计算和改变截断后部分积阵列的行数,生成了广阔的设计空间,从而可以在精度和成本之间进行多种权衡调整.与精确浮点乘法器相比,所提出设计MTA5T5的精度损失(MRED)仅约为0.32%,功耗降低了85.80%,面积减少了79.53%.对于精度较低的MTA3T3,其精度损失约为1.92%,而功耗和面积分别降低了90.55%和85.80%.最后,进行了FIR滤波和图像处理的应用测试,结果表明所提出的设计在精度和开销方面具有显著优势.
文摘采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真,并采用0.5 CM O S工艺进行逻辑综合。
