基于遗传算法的测试访问机制最优化 被引量：1

1

作者 夏冰 冯建华 《微电子学与计算机》 CSCD 北大核心 2007年第6期207-210,共4页

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说... 讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说明采用遗传算法对测试访问机制进行最优化处理的效果要好于ILP。 展开更多

关键词 测试访问 嵌入式核 系统芯片 测试访问机制 遗传算法

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基于外壳架构与测试访问机制的数字芯核可测试性设计 被引量：2

2

作者 陈圣俭 李广进 高华 《微电子学与计算机》 CSCD 北大核心 2012年第6期42-45,50,共5页

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测... 深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率. 展开更多

关键词 IEEE Std1500 外壳 可测试性 测试访问机制 TAM控制器

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一种3D堆叠集成电路中间绑定测试时间优化方案 被引量：14

3

作者 常郝 梁华国 +2 位作者 蒋翠云 欧阳一鸣 徐辉 《电子学报》 EI CAS CSCD 北大核心 2015年第2期393-398,共6页

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考... 中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势. 展开更多

关键词 三维堆叠集成电路 中间绑定测试 硅通孔 测试访问机制 整数线性规划

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基于TAM分组策略的SoC测试多目标优化设计 被引量：1

4

作者 谈恩民 李清清 《微电子学与计算机》 CSCD 北大核心 2013年第10期69-72,共4页

在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多... 在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解.以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率. 展开更多

关键词 SOC测试 测试时间 测试功耗 测试访问机制 多目标遗传算法

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可切换式TAM结构的快速SoC测试方法

5

作者 谢元斌 高海霞 潘伟涛 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期38-42,共5页

由于现有TAM(Test Access Mechanism)结构中,被测IP(Intellectual Property)核都是固定地连接在某些TAM总线上,经常会导致测试资源浪费,故提出了可切换式TAM结构.某些IP核通过切换电路挂接在多组TAM上,可以使用多组TAM来完成对一个IP核... 由于现有TAM(Test Access Mechanism)结构中,被测IP(Intellectual Property)核都是固定地连接在某些TAM总线上,经常会导致测试资源浪费,故提出了可切换式TAM结构.某些IP核通过切换电路挂接在多组TAM上,可以使用多组TAM来完成对一个IP核的测试,减少了空闲时间,缩短了测试用时.按特定的排序规则,采用0-1规划先给每个IP核分配一组TAM,再采用一种启发性搜索算法,挑选合适的IP核使用多组TAM测试.对ITC2002基准电路的实验结果表明,该方法的测试用时较小. 展开更多

关键词 测试访问机制 测试调度 测试用时 0-1规划

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基于IP核的芯片级测试结构研究

6

作者 颜学龙 潘鹏程 《半导体技术》 CAS CSCD 北大核心 2005年第9期43-45,49,共4页

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化。

关键词 系统芯片 测试环 测试访问机制 测试结构

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基于CMGA的SoC测试多目标优化研究

7

作者 谈恩民 琚兆学 《微电子学与计算机》 CSCD 北大核心 2016年第5期111-114,共4页

针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC... 针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC’02基准电路为验证对象,实验结果表明此算法的实用性和优越性. 展开更多

关键词 混沌映射 多目标遗传 测试访问机制 测试功耗

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电力通信片上系统并行模拟测试结构研究

8

作者 靳洋 《电信科学》 北大核心 2010年第S3期76-79,共4页

电力通信系统中广泛应用了数模混合片上系统SoC芯片。数模混合SoC高昂的测试成本成为制约其进一步应用的瓶颈。本文基于片上虚数字化的思想,提出了并行模拟结构设计,用数字ATE设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础... 电力通信系统中广泛应用了数模混合片上系统SoC芯片。数模混合SoC高昂的测试成本成为制约其进一步应用的瓶颈。本文基于片上虚数字化的思想,提出了并行模拟结构设计,用数字ATE设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础上,本文提出了两种与模拟测试外壳组(WCS)相适应的测试访问机制(TAM),并对两种TAM的构建方法和适用性进行了分析。本文对SHATI设计进行了版图级实现,验证了其对不同频率测试激励的适应性,实验证明,试用SHATI设计对于测试结构面积开销的优化在90%以上。 展开更多

关键词 电力通信 数模混合片上系统 测试成本 测试访问机制

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一种基于智能蚁群算法的SOC芯核测试调度方法 被引量：1

9

作者 王冠军 马光胜 +1 位作者 刘晓晓 王茂励 《哈尔滨工程大学学报》 EI CAS CSCD 北大核心 2006年第B07期514-517,共4页

随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，... 随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，考虑各种资源约束，动态地寻找最优调度方法，并且在调度过程中，动态的更新信息．与模拟退火算法相比较，该方法降低了测试时间，得到较好的效果． 展开更多

关键词 片上系统 智能蚁群 测试访问机制 测试资源调度 测试资源优化

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基于IEEE P1500芯核测试控制结构设计

10

作者 潘鹏程 蔡承宇 《电子技术应用》 北大核心 2009年第8期100-103,共4页

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以... 讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以及核间互连测试。同时该结构只需5根额外测试管脚。 展开更多

关键词 片上系统 测试环 测试访问机制 IP核

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嵌入式模拟器中的JTAG应用 被引量：2

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作者 郑德春 姚庆栋 +1 位作者 刘鹏 余巧燕 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2006年第1期20-24,共5页

为了减少扫描链中扫描时间和关键路径时延,提出了一种嵌入式模拟器.在JTAG接口协议的基础上,增加指令和扫描链,同时通过测试访问端(TAP)控制把串行输入转换成并行输出,并行访问数字信号处理器的寄存器文件和片上存储器单元,实现嵌入式... 为了减少扫描链中扫描时间和关键路径时延,提出了一种嵌入式模拟器.在JTAG接口协议的基础上,增加指令和扫描链,同时通过测试访问端(TAP)控制把串行输入转换成并行输出,并行访问数字信号处理器的寄存器文件和片上存储器单元,实现嵌入式模拟器.实验结果表明,该模拟器可以实时仿真和调试16位数字信号处理器,并实现单步、断点和跟踪等调试功能.该模拟器减少了扫描时间和扫描链对关键路径的影响,加快了芯片的测试速度和开发进程. 展开更多

关键词 JTAG接口 数字信号处理器 扫描链 测试访问端 嵌入式模拟器

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