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降低系统芯片测试时间的芯核联合测试方案 被引量：1
1
作者 易茂祥 梁华国 +1 位作者 王伟 张磊 《上海交通大学学报》 EI CAS CSCD 北大核心 2010年第2期223-228,共6页
引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的... 引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片(SoC)应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间. 展开更多
关键词 系统芯片 测试应用时间 测试数据压缩 芯核联合 重配置
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NoC架构下异构IP核的并行测试方法 被引量：8
2
作者 欧阳一鸣 贺超 +2 位作者 梁华国 黄正峰 谢涛 《电子学报》 EI CAS CSCD 北大核心 2013年第12期2391-2396,共6页
NoC(Network-on-Chip)中的异构IP核互连架构导致其测试应用时间过长,并行测试技术成为解决这个问题的最佳方案.本文提出了基于NoC架构的异构IP核并行测试方案,实现了异构IP核的高效并行测试.首先利用折叠分区方法将网络分区,提高测试传... NoC(Network-on-Chip)中的异构IP核互连架构导致其测试应用时间过长,并行测试技术成为解决这个问题的最佳方案.本文提出了基于NoC架构的异构IP核并行测试方案,实现了异构IP核的高效并行测试.首先利用折叠分区方法将网络分区,提高测试传输并行性,然后通过顺序移位匹配算法将各异构IP核的测试集进行合并,实现测试集的精简和同构化,最后以多播方式将测试数据注入到网络中,实现测试应用的并行.实验结果显示,相比于文献[13,14],本文方法的测试时间减少了17.6%-40.47%,且实现简单. 展开更多
关键词 片上网络 并行测试 同构化 折叠分区 测试应用时间
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基于最佳交换递减的芯核测试链平衡划分 被引量：1
3
作者 易茂祥 梁华国 陈田 《电子测量与仪器学报》 CSCD 2009年第4期97-102,共6页
满足TAM宽度约束的芯核测试链平衡划分,可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题,建议了一种改进的求解方案。建议方案首先应用LPT算法得到初始解,然后通过迭代技术,从当前配置中选取二条测试链,应用提出的最佳交换... 满足TAM宽度约束的芯核测试链平衡划分,可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题,建议了一种改进的求解方案。建议方案首先应用LPT算法得到初始解,然后通过迭代技术,从当前配置中选取二条测试链,应用提出的最佳交换递减算法对其内部相关的一对单元实施最佳交换,从而快速平衡测试链。将建议方案用于ITC’02基准电路芯核的测试链平衡划分。实验结果表明,与现有技术比较,建议方案可以产生更平衡的测试链划分,从而有效地降低芯核测试应用时间。 展开更多
关键词 芯核 测试链 平衡划分 最佳交换递减 测试应用时间
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一种基于串行移位的测试数据生成方法
4
作者 蔡烁 邝继顺 刘铁桥 《计算机科学》 CSCD 北大核心 2012年第11期298-300,F0003,共4页
针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出了一种延长扫描链的串行移位测试数据生成方法。以确定性测试生成算法为基础,充分利用测试集中的无关位X,让扫描链自行移位产生测试向量完成电路的测试。对整体串行... 针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出了一种延长扫描链的串行移位测试数据生成方法。以确定性测试生成算法为基础,充分利用测试集中的无关位X,让扫描链自行移位产生测试向量完成电路的测试。对整体串行移位和分段移位两种情况进行了实验,结果表明,经此方法生成而最终需施加至待测电路的测试数据量小于其他一些经典的测试方法的;而整体移位和分段移位分别在数据压缩效果和测试时间方面各具优势。 展开更多
关键词 测试生成 串行移位 分段移位 测试数据压缩 测试应用时间
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一种有限扫描操作测试压缩方法
5
作者 刘煜坤 孙超 张礼勇 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第2期373-377,共5页
针对集成电路测试时间长,导致测试费用高的问题,提出了一种基于有限扫描操作的扫描电路静态测试压缩方法.利用有限扫描操作代替全扫描操作,用有限扫描操作合并测试对,通过减少移位操作次数减少测试时间.同时,将启发式方法用于限制候选... 针对集成电路测试时间长,导致测试费用高的问题,提出了一种基于有限扫描操作的扫描电路静态测试压缩方法.利用有限扫描操作代替全扫描操作,用有限扫描操作合并测试对,通过减少移位操作次数减少测试时间.同时,将启发式方法用于限制候选测试对数量,给候选测试对进行排序,降低计算复杂度,加速压缩过程.基准电路实验结果表明,相同故障覆盖率下,本方法所需平均测试时间仅为典型方法的50%左右. 展开更多
关键词 测试应用时间 有限扫描操作 静态测试压缩 启发式方法
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有限扫描集成电路测试生成方法
6
作者 张礼勇 刘煜坤 张旭 《电测与仪表》 北大核心 2009年第4期67-71,共5页
本文针对集成电路测试应用时间长,导致测试费用高的问题,提出了用有限扫描操作代替全扫描操作的有限扫描集成电路测试生成方法。通过将扫描输入端、扫描选择端和扫描输出端视为电路通用输入输出端,消除了测试生成过程中扫描操作与测试... 本文针对集成电路测试应用时间长,导致测试费用高的问题,提出了用有限扫描操作代替全扫描操作的有限扫描集成电路测试生成方法。通过将扫描输入端、扫描选择端和扫描输出端视为电路通用输入输出端,消除了测试生成过程中扫描操作与测试应用向量之间的差别,同时在扫描操作周期和功能时钟周期上检测故障响应,有效降低了测试时钟需求,在相同故障覆盖率下,明显缩短了测试应用所需时间。基准电路实验结果表明,本文提出方法所需测试应用时间仅为传统方法的50%左右。 展开更多
关键词 扫描电路 测试应用时间 测试生成 静态测试压缩
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基于测试集主成分的变换-拆分法提高编码压缩率 被引量：1
7
作者 张明和 夏泽 邝继顺 《电子测量与仪器学报》 CSCD 北大核心 2020年第9期94-100,共7页
芯片测试是防止缺陷或故障芯片流入市场的有效手段。在测试应用中,将大规模测试向量通过芯片引脚传输到片上系统。在有限芯片引脚下,测试应用时间主要取决于测试向量传输时间。编码压缩在不提供被测电路信息条件下减少测试向量传输时间... 芯片测试是防止缺陷或故障芯片流入市场的有效手段。在测试应用中,将大规模测试向量通过芯片引脚传输到片上系统。在有限芯片引脚下,测试应用时间主要取决于测试向量传输时间。编码压缩在不提供被测电路信息条件下减少测试向量传输时间,同时节约测试向量存储空间,因而被广泛应用于压缩由测试向量组成的测试集,然而编码压缩未能充分挖掘测试集特征,导致编码压缩效果不佳。针对该问题,提出一种基于测试集主成分的变换-拆分方法,使主流编码压缩效果显著。该方法首先提取能代表测试集特征的主成分,然后利用这些主成分作为向量构造出一个矩阵。该矩阵与位流经过数学中的矩阵变换即可将测试集拆分成主分量集和残差集。相比原测试集,残差集有更好的可压缩性,而主分量集可片上压缩,不占用传输时间。对ISCAS’89部分标准电路的实验结果表明,该方法下的最高平均压缩率达到80.53%,与最先进的变换-拆分法相比,不同编码下的平均压缩率都有提高,且最大提高幅度为5.27%。 展开更多
关键词 测试应用时间 测试向量 编码压缩 变换-拆分
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选择序列的并行折叠计数器
8
作者 李扬 梁华国 +4 位作者 蒋翠云 常郝 易茂祥 方祥圣 杨彬 《计算机应用》 CSCD 北大核心 2014年第1期36-40,68,共6页
为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上,通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成。ISCAS标准电路... 为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上,通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明,该方案的平均测试数据压缩率为94.48%,平均测试应用时间为类似方案的15.31%。 展开更多
关键词 测试应用时间 选择序列 并行 折叠计算
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基于折叠计算的多扫描链BIST方案
9
作者 梁华国 李扬 +4 位作者 李鑫 易茂祥 王伟 常郝 李松坤 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2013年第4期557-563,共7页
为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集... 为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移入多扫描链.在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07%,平均测试应用时间为之前方案的13.35%. 展开更多
关键词 折叠计算 内建自测试 多扫描链 测试应用时间
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相容类加权的扩展相容性扫描树构造算法 被引量：1
10
作者 肖剑锋 尤志强 邝继顺 《计算机工程》 CAS CSCD 北大核心 2008年第24期241-243,共3页
针对基于相容类加权的扩展相容性扫描树构造算法在生成相容类时存在的问题,对其进行3个方面的改进:选取包含X的扫描单元,选取度更小的扫描单元生成异或类,异或类再进行异或生成新的异或类。实验结果表明,该改进算法是有效的。
关键词 全扫描测试 扫描树 测试应用时间 测试数据量
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