介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码...介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码,降低比较器失调电压对精确度的影响,同时提出一种新型的消除静态功耗的预放大比较器结构。该流水线ADC芯片采用华力55 nm互补金属氧化物(CMOS)工艺进行电路和版图设计。对后仿真结果进行快速傅里叶变换(FFT)分析得到:动态参数无杂散动态范围(SFDR)为86.18 d B,信噪比(SNR)为72.91 d B,信纳比(SNDR)为72.8 d B,有效位数(ENOB)为11.72 bit。展开更多
文章基于40 nm CMOS工艺设计一款12 Bit 1 GS/s射频采样的无采样保持放大电路的流水线ADC。首级采用了开关电容比较器结构提高了无采样保持放大电路带来的输入到Sub-ADC和MDAC采样通路的匹配度。后级Sub-ADC中采用对参考电压的预采样技...文章基于40 nm CMOS工艺设计一款12 Bit 1 GS/s射频采样的无采样保持放大电路的流水线ADC。首级采用了开关电容比较器结构提高了无采样保持放大电路带来的输入到Sub-ADC和MDAC采样通路的匹配度。后级Sub-ADC中采用对参考电压的预采样技术,缓解了后级比较器的压力。另外,首级处理3.5位量化精度,且理想级间增益为4,进一步缓解了首级MDAC对运放线性度、增益误差、输出信号电压摆幅的要求。采用高带宽高线性度的运放结构简化了模拟设计以及数字校准的复杂度。采样频率1 GHz,输入信号频率455 MHz,差分满摆幅1.2 V的情况下,经校准后ADC有效位数达到11.2位,信噪比70 d B,无杂散动态范围82 d B,总功耗约220 m W。展开更多
文摘介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码,降低比较器失调电压对精确度的影响,同时提出一种新型的消除静态功耗的预放大比较器结构。该流水线ADC芯片采用华力55 nm互补金属氧化物(CMOS)工艺进行电路和版图设计。对后仿真结果进行快速傅里叶变换(FFT)分析得到:动态参数无杂散动态范围(SFDR)为86.18 d B,信噪比(SNR)为72.91 d B,信纳比(SNDR)为72.8 d B,有效位数(ENOB)为11.72 bit。
文摘文章基于40 nm CMOS工艺设计一款12 Bit 1 GS/s射频采样的无采样保持放大电路的流水线ADC。首级采用了开关电容比较器结构提高了无采样保持放大电路带来的输入到Sub-ADC和MDAC采样通路的匹配度。后级Sub-ADC中采用对参考电压的预采样技术,缓解了后级比较器的压力。另外,首级处理3.5位量化精度,且理想级间增益为4,进一步缓解了首级MDAC对运放线性度、增益误差、输出信号电压摆幅的要求。采用高带宽高线性度的运放结构简化了模拟设计以及数字校准的复杂度。采样频率1 GHz,输入信号频率455 MHz,差分满摆幅1.2 V的情况下,经校准后ADC有效位数达到11.2位,信噪比70 d B,无杂散动态范围82 d B,总功耗约220 m W。
