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题名格雷码计数器的低功耗分析与设计
被引量：6
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作者
叶卫东
谢建华
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机构
北京航空航天大学自动化科学与电气工程学院
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出处
《兵工自动化》
2006年第4期64-66,共3页
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文摘
根据CMOS电路动态功耗模型对格雷码计数器的分析,并在MAX+PlusⅡ环境用Verilog语言对其设计和仿真,从而得出gray16的仿真波形图。最后对格雷码计数器进行功耗分析,并在Modelsim环境下对其波形仿真证明,该分频器功耗降低的百分比随着分频数增加而起伏波动,当分频数最大(32分频)时功耗降低最多,其值和格雷码计数器相对于二进制计数器的功耗降低百分比相同。
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关键词
格雷码计数器
低功耗
功耗分析
波形仿真
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Keywords
Gray code counter
Low power dissipation
Power dissipation analysis
Wave simulation
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分类号
TP13
[自动化与计算机技术—控制理论与控制工程]
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题名基于FPGA的多位格雷码计数器
被引量：10
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作者
李莉
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机构
西安邮电学院通信工程系
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出处
《科学技术与工程》
2009年第23期7158-7161,共4页
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文摘
根据格雷码的特性,介绍了一种用拆分计数方式实现多位格雷码计数器的方法。在QuartusⅡ开发平台上使用VHDL编程实现32位格雷码计数器,并得到仿真波形。实验结果表明多位格雷码计数器能在时钟频率很高的情况下准确计数,明显消除毛刺的产生。和普通的二进制计数器相比具有很好的稳定性和可靠性,为计数器的设计提供了参考。
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关键词
格雷码计数器
拆分计数
多位
FPGA
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Keywords
Gray code counter separate count multibit FPGA
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分类号
TP311.1
[自动化与计算机技术—计算机软件与理论]
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题名高质量七倍分频电路的设计与实现
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作者
张继刚
李维忠
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机构
内蒙古工业大学
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出处
《现代电子技术》
2008年第6期12-13,18,共3页
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文摘
提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。
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关键词
奇数次分频器
格雷码计数器
时钟波形
FPGA
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Keywords
odd number frequency divider
Gary code counter
clock waveform
FPGA
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分类号
TN772
[电子电信—电路与系统]
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