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基于边界扫描技术的板级测试分析 被引量:6
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作者 朱振军 林明 宋月丽 《电子设计工程》 2012年第9期127-129,133,共4页
随着支持IEEE1149.1标准的边界扫描芯片的广泛应用,传统的电路板测试方法如使用万用表、示波器"探针",已不能满足板级测试的需求,相反一种基于板级测试的边界扫描技术得到了迅速发展。对边界扫描测试技术的原理进行了剖析,根... 随着支持IEEE1149.1标准的边界扫描芯片的广泛应用,传统的电路板测试方法如使用万用表、示波器"探针",已不能满足板级测试的需求,相反一种基于板级测试的边界扫描技术得到了迅速发展。对边界扫描测试技术的原理进行了剖析,根据边界扫描测试系统的使用规则对板级测试方法进行了分析、提出了整体测试流程,最后在通用测试的基础上进行了二次开发,提出了提高电路板测试覆盖率的方法。 展开更多
关键词 边界扫描 板级测试 二次开发 覆盖率
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基于Test Director6和边界扫描的板级测试技术
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作者 王欣 李银辉 《核电子学与探测技术》 CAS CSCD 北大核心 2012年第8期968-970,共3页
在国内首次介绍了Qmax公司的Test Director6开发工具在JTAG测试中的应用,并首次提出了利用Test Director6进行基于JTAG技术的板级测试方法。实验证明,该方法成熟高效,能有效提高测试效率和测试可靠性,具有较大的实用价值。
关键词 边界扫描 TEST Director6 板级测试 JTAG
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边界扫描技术及其在电路板级测试应用 被引量:3
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作者 张琳 周拥军 +1 位作者 刘冲 武飞 《电光与控制》 北大核心 2009年第2期60-63,共4页
介绍了边界扫描测试技术的基本原理,提出了边界扫描技术的板级测试策略和整体测试流程,并对扫描链路设计中的具体问题进行分析,最后结合可测试性设计提出了电路板设计时应遵循的原则。
关键词 边界扫描 板级测试 测试性设计 JTAG
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一种安全计算机板级测试系统的设计与实现 被引量:4
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作者 刘海旭 马连川 李世光 《现代电子技术》 2011年第5期131-134,共4页
针对铁路安全计算机,根据板级测试的基本原则,结合计算机辅助测试技术,构建安全计算机板级测试平台,解决了电源可靠受控,测试激励信号控制的问题,根据主要的板级软件测试流程,设计并实现了综合板级测试系统。该系统已获得实际应用,实践... 针对铁路安全计算机,根据板级测试的基本原则,结合计算机辅助测试技术,构建安全计算机板级测试平台,解决了电源可靠受控,测试激励信号控制的问题,根据主要的板级软件测试流程,设计并实现了综合板级测试系统。该系统已获得实际应用,实践证明该系统稳定可靠,可以实现对多类型板级测试的目的,并且有效检测出电路设计中的错误,大大提高了产品出厂的测试效率。 展开更多
关键词 安全计算机 板级测试 计算机辅助测试 测试系统
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FPGA板级自动化仿真测试环境框架设计 被引量:4
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作者 高虎 郑军 田曾昊 《微电子学与计算机》 CSCD 北大核心 2017年第12期94-98,106,共6页
针对当前FPGA测试过程中,板级测试存在的实施代价高、测试充分性受限、测试可信度差等问题,提出了一种自动的、实时的、非侵入性的闭环半实物仿真测试环境,通过真实的物理接口测试技术、动态总线数据技术和外部对象仿真建模技术,将目标F... 针对当前FPGA测试过程中,板级测试存在的实施代价高、测试充分性受限、测试可信度差等问题,提出了一种自动的、实时的、非侵入性的闭环半实物仿真测试环境,通过真实的物理接口测试技术、动态总线数据技术和外部对象仿真建模技术,将目标FPGA运行环境映射至板级自动化仿真测试环境,并对测试环境进行任务结构、物理结构的定义和划分,围绕测试数据的产生消费过程设计测试环境的工作过程,最后基于该框架开发了测试工具的基本原型,并在测试项目中取得了较好的效果. 展开更多
关键词 FPGA 板级测试 自动化测试 仿真测试 测试环境
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板载FPGA芯片的边界扫描测试设计 被引量:5
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作者 雷沃妮 《现代雷达》 CSCD 北大核心 2006年第1期76-78,82,共4页
边界扫描技术是标准化的可测试性设计技术,它提供了对电路板上器件的功能、互连及相互间影响进行测试的一类方法,极大地方便了对于复杂电路的测试。文中针对某设备分机具体的待测电路,遵循IEEE1149.1标准,结合FPGA芯片的BSDL文件进行边... 边界扫描技术是标准化的可测试性设计技术,它提供了对电路板上器件的功能、互连及相互间影响进行测试的一类方法,极大地方便了对于复杂电路的测试。文中针对某设备分机具体的待测电路,遵循IEEE1149.1标准,结合FPGA芯片的BSDL文件进行边界扫描测试设计,理解和掌握其设计原理、数据结构,并实现板级测试与ATE的接口。 展开更多
关键词 边界扫描测试 板级测试 自动测试系统
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边界扫描技术在板级可测性设计中的应用 被引量:1
7
作者 周杰 周绍磊 +1 位作者 彭贤 雷鸣 《中国测试技术》 2007年第4期77-80,共4页
硬件系统的规模越来越大,复杂程度越来越高,对其进行测试也越来越困难,边界扫描技术很好地解决了传统测试的不足。阐述了JTAG技术的基本原理,从设计方法、优化策略及实现技术等方面,对基于JTAG的PCB可测性设计进行了研究,给出了具体的... 硬件系统的规模越来越大,复杂程度越来越高,对其进行测试也越来越困难,边界扫描技术很好地解决了传统测试的不足。阐述了JTAG技术的基本原理,从设计方法、优化策略及实现技术等方面,对基于JTAG的PCB可测性设计进行了研究,给出了具体的实现方法,并实现了自动测试系统中数据采集电路板的可测性设计。结果证明该方法有效缩短了测试时间,降低了维修测试费用,具有较大的实用价值。 展开更多
关键词 电路 边界扫描 板级测试 可测性设计 JTAG
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可编程延时器件的批量测试方法研究
8
作者 赵勇 陈怡 马凯斌 《电子质量》 2024年第3期78-82,共5页
针对可编程延时器件电参数的实验室测试方法在应用于批量测试时存在的诸多弊端,提出将自动测试系统(ATE)测试和板级测试相结合的方法。以LTC6994型可编程延时器件为例,优化了长延时参数的测试方案,优化后的测试方案相较于优化前缩短了55... 针对可编程延时器件电参数的实验室测试方法在应用于批量测试时存在的诸多弊端,提出将自动测试系统(ATE)测试和板级测试相结合的方法。以LTC6994型可编程延时器件为例,优化了长延时参数的测试方案,优化后的测试方案相较于优化前缩短了55%的测试时间,V93000测试系统占用时间缩短到原来的1/6,整体测试效率提高了一倍,证明该参数优化方案可以显著提高可编程延时器件电参数的批量测试效率。 展开更多
关键词 延时器件 批量测试 自动测试系统测试 板级测试
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基于标准总线的航电系统测试与维护策略 被引量:3
9
作者 陈晓梅 孟晓风 《航空电子技术》 2005年第4期41-45,共5页
随着航电系统越来越依赖于复杂的电子系统,以及电子产品的微型化,测试成为解决航电系统可靠性和维修性的关键。在分析基于标准测试总线的测试性技术的标准体系之后,介绍了将边界扫描技术应用于板级测试,系统级测试以及产品现场维护的测... 随着航电系统越来越依赖于复杂的电子系统,以及电子产品的微型化,测试成为解决航电系统可靠性和维修性的关键。在分析基于标准测试总线的测试性技术的标准体系之后,介绍了将边界扫描技术应用于板级测试,系统级测试以及产品现场维护的测试性设计的一种方法。 展开更多
关键词 航电系统 测试性设计(DFT) 边界扫描(BS)技术 板级测试 系统测试
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圆片级封装工艺简介及其最新发展趋势 被引量:4
10
作者 乔中辰 汪佳颖 何文文 《中国集成电路》 2013年第9期59-62,共4页
圆片级封装(Wafer Level Package)是近期快速崛起的创新性先进封装工艺。因其适应消费性电子产品对轻薄短小特性的需求,故而被市场广泛接受和推崇。本文将会介绍WLP的工艺流程和工艺控制,在可靠度上的挑战,和探讨圆片级封装的最新发展... 圆片级封装(Wafer Level Package)是近期快速崛起的创新性先进封装工艺。因其适应消费性电子产品对轻薄短小特性的需求,故而被市场广泛接受和推崇。本文将会介绍WLP的工艺流程和工艺控制,在可靠度上的挑战,和探讨圆片级封装的最新发展趋势。 展开更多
关键词 圆片封装 重布线层 可靠性测试
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PCB、键合线和芯片联合仿真方法的研究 被引量:2
11
作者 冯坤 朱思衡 +2 位作者 邹晶晶 李镇 吕昕 《微波学报》 CSCD 北大核心 2012年第S2期252-254,共3页
由于射频集成电路(RFIC)芯片在应用及板级测试过程中会出现各种寄生效应、分布效应,因此芯片性能极易受到PCB、键合线以及外围元件的影响。并且,在传统的芯片设计软件中,这些不理想效应在芯片设计过程中是无法预知的。基于以上原因,本... 由于射频集成电路(RFIC)芯片在应用及板级测试过程中会出现各种寄生效应、分布效应,因此芯片性能极易受到PCB、键合线以及外围元件的影响。并且,在传统的芯片设计软件中,这些不理想效应在芯片设计过程中是无法预知的。基于以上原因,本文阐述了一种在测试前对芯片、键合线和片外电路及元器件进行联合仿真的方法,充分地模拟真实测试和使用环境,这将大大方便验证过程,也为RFIC的设计者提供便利。 展开更多
关键词 芯片 板级测试 PCB 键合线 联合仿真
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TEST OF BOARD-LEVEL BOUNDARY SCAN INTEGRITY
12
作者 臧春华 《Transactions of Nanjing University of Aeronautics and Astronautics》 EI 1998年第2期121-127,共7页
The IEEE Standard 1149.1 boundary scan (BS) implementation provides the internal access required for testing the digital printed circuit board (PCB). However, the integrity of the boundary scan test infrastructure sh... The IEEE Standard 1149.1 boundary scan (BS) implementation provides the internal access required for testing the digital printed circuit board (PCB). However, the integrity of the boundary scan test infrastructure should be tested first to guarantee the validation of the results of the rest functional test and diagnosis. This paper describes the fault models and test principles of the BS test access port (TAP) lines on PCBs. A test algorithm with high fault coverage and short time is then presented for the PCB on which all ICs are BS ones. 展开更多
关键词 fault detection digital integrated circuits test circuits boundary scan design board test
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