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题名铁路信号安全协议中消息认证码算法的研究
被引量：8
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作者
张凯
伍忠东
刘菲菲
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机构
兰州交通大学电子与信息工程学院
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出处
《铁道标准设计》
北大核心
2020年第5期181-189,共9页
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基金
中国铁路总公司科技研究开发计划重大课题(2017X013-A)。
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文摘
为了提高铁路信号安全协议RSSP-Ⅱ中消息鉴定安全层消息认证码算法的安全性和实时性,首先将传统的MASL-TDES-MAC算法底层的加密算法改进为安全性能更强的高级加密标准AES算法,并对改进后的MASL-AES-MAC算法采用FPGA技术进行硬件设计,其次根据硬件设计所达到的最高时钟频率和逻辑资源消耗情况,对算法的硬件实现环节采用查找表技术和流水线技术进行优化,最后在QuartusⅡ软件和Modelsim软件上进行联合仿真实验。研究结果表明:经过改进及优化后的算法具有更高的最高时钟频率和更低的逻辑资源消耗,不仅提高了协议的安全性,而且改进及优化后的算法在实时性方面比原算法提高了69.84%。
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关键词
铁路信号安全协议-Ⅱ
消息认证码算法
高级加密标准算法
FPGA技术
最高时钟频率
逻辑资源消耗
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Keywords
railway signal safety protocol-ii
message authentication code algorithm
advanced encryption standard algorithm
FPGA technology
maximum clock frequency
logic resource consumption
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分类号
TN915.04
[电子电信—通信与信息系统]
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题名高速双模前置分频器的速度优化设计
被引量：1
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作者
邝小飞
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机构
零陵学院物理系
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出处
《半导体技术》
CAS
CSCD
北大核心
2002年第10期38-42,共5页
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文摘
给出了一种新的高速动态有比CMOS D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路。
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关键词
高速双模
前置分频器
速度优化设计
最高时钟频率
CMOS电路设计
锁相环
频率合成器
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Keywords
TSPC dynamic DFF
Dual-modulus prescaler
maximum operating clock frequency
Speed optimization
CMOS circuit design
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分类号
TN772
[电子电信—电路与系统]
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题名FPGA上实现CRC16纠错编码并行计算的探讨
被引量：4
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作者
宁平
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机构
上海航天电子技术研究所
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出处
《计算机工程与科学》
CSCD
北大核心
2014年第6期1023-1027,共5页
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文摘
针对以往效率较低的串行计算CRC16CCITT校验码的算法,研究了其计算效率低下的原因,并引入了一种通用的并行算法。在Quartus II下使用Verilog HDL实现了该算法并进行了仿真,使用Nios II自定义指令分析了采用并行算法对串行算法的性能改进。最后,通过多级流水线技术对基本并行电路进行改进和仿真,揭示了利用流水线技术提高存在反馈结构的逻辑电路Fmax存在的问题,并提出了应对的方法。仿真的结果表明,采用改进后的多级流水线电路可以大幅提高并行计算电路Fmax,进而提升CRC16CCITT校验码计算的效率。
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关键词
流水线
并行计算
CRC16
CCITT校验
最高时钟频率
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Keywords
pipelining
parallel computing
CRC16 CCITT checksum
maximum operating clock frequency
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分类号
TN919.33
[电子电信—通信与信息系统]
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