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CMMB系统中的LDPC码性能分析及译码器VLSI实现(英文)
1
作者
刘海洋
张浩
+1 位作者
曲文泽
陈杰
《系统仿真学报》
CAS
CSCD
北大核心
2011年第4期798-802,共5页
对CMMB标准中的LDPC码进行了研究。分析了该标准中两种不同码率的LDPC码采用和-积算法和最小-和算法的浮点性能,得出在相同迭代次数的条件下最小-和算法的性能接近和-积算法。选择最小-和算法进行VLSI实现,并提出了一种有效的量化方案...
对CMMB标准中的LDPC码进行了研究。分析了该标准中两种不同码率的LDPC码采用和-积算法和最小-和算法的浮点性能,得出在相同迭代次数的条件下最小-和算法的性能接近和-积算法。选择最小-和算法进行VLSI实现,并提出了一种有效的量化方案。仿真结果表明,量化后的性能相对于浮点运算的性能几乎没有性能损失。此外,设计了LDPC译码器的VLSI结构并且在Altera Stratix II EP2S130器件上进行了综合验证。综合结果表明,设计的译码器的最大时钟频率为90.7 MHz,在该频率下可以达到49.1 Mbps的高吞吐率,完全满足CMMB标准要求。
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关键词
LDPC码
CMMB
和
-
积
算法
最小-和算法
量化方案
VLSI实现
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职称材料
题名
CMMB系统中的LDPC码性能分析及译码器VLSI实现(英文)
1
作者
刘海洋
张浩
曲文泽
陈杰
机构
中国科学院微电子研究所
出处
《系统仿真学报》
CAS
CSCD
北大核心
2011年第4期798-802,共5页
基金
supported by the Major State Basic Research Development Program of China(2009CB320304)
文摘
对CMMB标准中的LDPC码进行了研究。分析了该标准中两种不同码率的LDPC码采用和-积算法和最小-和算法的浮点性能,得出在相同迭代次数的条件下最小-和算法的性能接近和-积算法。选择最小-和算法进行VLSI实现,并提出了一种有效的量化方案。仿真结果表明,量化后的性能相对于浮点运算的性能几乎没有性能损失。此外,设计了LDPC译码器的VLSI结构并且在Altera Stratix II EP2S130器件上进行了综合验证。综合结果表明,设计的译码器的最大时钟频率为90.7 MHz,在该频率下可以达到49.1 Mbps的高吞吐率,完全满足CMMB标准要求。
关键词
LDPC码
CMMB
和
-
积
算法
最小-和算法
量化方案
VLSI实现
Keywords
LDPC codes
CMMB
sum
-
product algorithm
min
-
sum algorithm
quantization scheme
VLSI implementation
分类号
TP391.9 [自动化与计算机技术—计算机应用技术]
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题名
作者
出处
发文年
被引量
操作
1
CMMB系统中的LDPC码性能分析及译码器VLSI实现(英文)
刘海洋
张浩
曲文泽
陈杰
《系统仿真学报》
CAS
CSCD
北大核心
2011
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