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基于DDR SDRAM控制器时序分析的模型
被引量：
7
1
作者
程晓东
郑为民
唐志敏
《计算机工程》
CAS
CSCD
北大核心
2005年第17期182-184,共3页
定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简...
定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。
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关键词
时钟逻辑方程
DDR
SDRAM控制器
时序模型
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职称材料
题名
基于DDR SDRAM控制器时序分析的模型
被引量：
7
1
作者
程晓东
郑为民
唐志敏
机构
中国科学院计算技术研究所
出处
《计算机工程》
CAS
CSCD
北大核心
2005年第17期182-184,共3页
基金
国家"863"计划基金资助项目(2002AA1Z1040)
文摘
定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。
关键词
时钟逻辑方程
DDR
SDRAM控制器
时序模型
Keywords
Clock logical expression
DDR SDRAM controller
Timing model
分类号
TP332 [自动化与计算机技术—计算机系统结构]
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作者
出处
发文年
被引量
操作
1
基于DDR SDRAM控制器时序分析的模型
程晓东
郑为民
唐志敏
《计算机工程》
CAS
CSCD
北大核心
2005
7
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