锁相环在处理器时钟设计中的应用 被引量：4

1

作者 杨丰林 沈绪榜 《微电子学与计算机》 CSCD 北大核心 2002年第6期32-38,共7页

文章先讲述了锁相环的基本原理以及相关的数学基础,接着介绍了经典锁相环在高性能处理器时钟产生中的应用,并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结,随后介绍了新发展的全数字锁相环在时钟产生中的应用,最后总结全... 文章先讲述了锁相环的基本原理以及相关的数学基础,接着介绍了经典锁相环在高性能处理器时钟产生中的应用,并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结,随后介绍了新发展的全数字锁相环在时钟产生中的应用,最后总结全文并对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。 展开更多

关键词 锁相环 处理器 时钟设计 时钟产生 频率合成 相位同步 噪声抑制

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FPGA的可靠时钟设计方案 被引量：1

2

作者 刘一平 叶媲舟 凌朝东 《华侨大学学报（自然科学版）》 CAS 北大核心 2009年第6期720-722,共3页

对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.

关键词 现场可编程门阵列 时钟设计 同步设计 建立时间 保持时间

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FPGA设计中时钟设计的探讨 被引量：6

3

作者 段有为 《无线电工程》 2007年第5期62-64,共3页

在FPGA设计过程中,稳定可靠的时钟是系统稳定可靠的重要条件。探讨了FPGA设计过程中5个不同的时钟设计方案,对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析,并提出了一些合理建议。有利于FPGA设计人员在较短的时间内掌... 在FPGA设计过程中,稳定可靠的时钟是系统稳定可靠的重要条件。探讨了FPGA设计过程中5个不同的时钟设计方案,对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析,并提出了一些合理建议。有利于FPGA设计人员在较短的时间内掌握FPGA时钟设计技术。 展开更多

关键词 FPGA 时钟设计 逻辑 触发器

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MSP430x4xx系列微控制器的独特时钟设计 被引量：2

4

作者 赵陆文 屈德新 《国外电子元器件》 2003年第4期7-10,共4页

MSP430x4xx系列微控制器采用了FLL +时钟设计 ,具有功耗极低以及处理能力强、运行速度快的特点。文中首先分析了系统的时钟与功耗之间的关系 ,然后重点介绍了MSP430x4xx系列FLL +的组成 ,同时分析了其工作原理 ,最后总结了FLL

关键词 MSP430x4xx系列 微控制器 时钟设计 锁频环 低功耗

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基于HyperLynx的高速PECL交流耦合时钟设计 被引量：1

5

作者 张国栋 李楠 刘凯 《电子工程师》 2007年第12期18-21,共4页

随着高速数据传输发展的需求,在高速IC之间的时钟路径变得越来越关键,成为影响系统性能、功耗及噪声的关键因素。PECL(正电压射极耦合逻辑)信号作为一种适合高速逻辑互联的电平标准,越来越多地应用在高速A/D转换器的时钟设计中。介绍了... 随着高速数据传输发展的需求,在高速IC之间的时钟路径变得越来越关键,成为影响系统性能、功耗及噪声的关键因素。PECL(正电压射极耦合逻辑)信号作为一种适合高速逻辑互联的电平标准,越来越多地应用在高速A/D转换器的时钟设计中。介绍了一种交流耦合形式的PECL高速时钟设计方法。在时钟的端接设计中,采用串联终端匹配和并联终端匹配改善信号完整性,并利用HyperLynx软件进行仿真,取得了良好的效果,对于实际电路设计有良好的指导作用。 展开更多

关键词 PECL HYPERLYNX 交流耦合 端接 高速A/D转换器 时钟设计

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用于广播电视系统的GPS时钟设计

6

作者 俞忠文 《电视技术》 北大核心 2001年第5期23-24,共2页

介绍一种基于GPS的时钟显示系统，该时钟的时间数据来自卫星授时系统，其时间精度可以达到纳秒级，无须校准，很适合广电系统使用。

关键词 全球定位系统 时钟设计 广播电视系统

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电信时钟设计的新趋势

7

作者 JoshWarner 《电子产品世界》 2005年第08A期108-108,共1页

当网络和通信解决方案提供的传输速率超过1Gbps、甚至10Gbps时,精确的系统定时就成为优先考虑的设计关键.随着性能要求的提高,各种元件必须工作的速率也随之提高.更快的系统工作速度意味着分布式时钟信号中的细小相差,会因为ASIC、FPGA... 当网络和通信解决方案提供的传输速率超过1Gbps、甚至10Gbps时,精确的系统定时就成为优先考虑的设计关键.随着性能要求的提高,各种元件必须工作的速率也随之提高.更快的系统工作速度意味着分布式时钟信号中的细小相差,会因为ASIC、FPGA、CPU不能在预定时间处理预定信息,可较大机会引起灾害性故障. 展开更多

关键词 集成锁相环 时钟设计 电信 通信 传输速率

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基于传统文化走马灯的时钟设计与应用

8

作者 周頔 严晗 《丝网印刷》 2023年第6期66-68,共3页

走马灯是传统节日的主要灯具之一。文章选取走马灯鲜明的特征与时钟融合进行现代工业产品创新设计,使其与现代生活更加紧密结合,更好地将传统文化传承与创新发展。

关键词 传统文化 走马灯 时钟设计 现代应用

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面向SoC系统芯片中跨时钟域设计的模型检验方法 被引量：5

9

作者 冯毅 易江芳 +2 位作者 刘丹 佟冬 程旭 《电子学报》 EI CAS CSCD 北大核心 2008年第5期886-892,共7页

传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓... 传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长. 展开更多

关键词 形式化验证 模型检验 跨时钟域设计 线性时序逻辑

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降低系统芯片中跨时钟域设计和验证复杂度的方法 被引量：3

10

作者 刘丹 冯毅 +3 位作者 党向磊 佟冬 程旭 王克义 《通信学报》 EI CSCD 北大核心 2012年第11期151-158,共8页

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题... 在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。 展开更多

关键词 系统芯片 跨时钟域设计 验证复杂度 通信接口

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面向模型检验的跨时钟域设计电路特性生成方法 被引量：2

11

作者 冯毅 许经纬 +2 位作者 易江芳 佟冬 程旭 《电子学报》 EI CAS CSCD 北大核心 2009年第2期258-265,共8页

对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完... 对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低. 展开更多

关键词 形式化验证 模型检验 跨时钟域设计 电路特性生成

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基于28 nm工艺数字芯片的时钟树设计 被引量：4

12

作者 陈力颖 汤勇 吕英杰 《天津工业大学学报》 CAS 北大核心 2019年第1期76-82,共7页

针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进... 针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。 展开更多

关键词 数字芯片 时钟树设计 数字集成电路 物理设计 时钟树综合 时钟偏移 插入延迟

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基于FPGA的音视频通用开发平台多时钟源设计

13

作者 吴胜华 王伟 张卫东 《电声技术》 北大核心 2004年第1期43-45,48,共4页

讨论了构建FPGA音视频通用开发平台时需要提供多时钟的问题,分析比较了各种可能的解决方案。重点介绍和探讨了2款时钟发生器芯片,并给出了利用这2款芯片为FPGA音视频通用开发平台提供多个时钟的设计方案。最后讨论了时钟源设计时应注意... 讨论了构建FPGA音视频通用开发平台时需要提供多时钟的问题,分析比较了各种可能的解决方案。重点介绍和探讨了2款时钟发生器芯片,并给出了利用这2款芯片为FPGA音视频通用开发平台提供多个时钟的设计方案。最后讨论了时钟源设计时应注意的问题。 展开更多

关键词 FPGA 现场可编程门阵列 时钟发生器 时钟源设计 音视频通用开发平台 音频处理 视频处理 锁相环

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射频识别芯片设计中时钟树功耗的优化与实现 被引量：2

14

作者 常晓夏 潘亮 李勇 《中国集成电路》 2011年第9期36-39,68,共5页

UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯... UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。 展开更多

关键词 时钟树低功耗设计 射频识别 时钟偏移 时钟延迟 插入延迟

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FPGA设计中关键问题的研究 被引量：23

15

作者 李刚强 田斌 易克初 《电子技术应用》 北大核心 2003年第6期68-71,共4页

介绍了FPGA的一般设计流程;指出了FPGA设计中的几个重点、难点问题,主要包括时钟设计、延时设计和同步设计中遇到的问题以及电路中毛刺信号的产生机理和消除;结合作者的经验和体会,分析了问题产生的原因并给出解决方案和相关设计技巧。

关键词 FPGA 数字电路 时钟设计 同步设计 延时设计 毛刺消除 毛刺消除

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多时钟域的异步信号的参考解决 被引量：4

16

作者 袁伟 赵勇 《现代电子技术》 2006年第16期136-138,142,共4页

在ASIC设计中,不同的模块往往工作在不同的频率下,在一个芯片上采用单时钟设计基本上是不可能实现的。多时钟域的设计是SOC设计中的一个重要环节。分析了多时钟域设计中异步信号的产生以及带来的亚稳定性对整个电路性能和功能的影响,提... 在ASIC设计中,不同的模块往往工作在不同的频率下,在一个芯片上采用单时钟设计基本上是不可能实现的。多时钟域的设计是SOC设计中的一个重要环节。分析了多时钟域设计中异步信号的产生以及带来的亚稳定性对整个电路性能和功能的影响,提出了采用同步器,握手通信协议,FIFO等方法减小亚稳定性概率和其影响的措施,并且给出了实用电路图并进行了实现,从而使得电路能够在多时钟域下更加健壮和稳定。 展开更多

关键词 多时钟域 亚稳定性 异步信号 单时钟设计

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基于FPGA的通用多路视频输入处理系统设计 被引量：2

17

作者 宋长骏 汤勇明 《电子器件》 CAS 北大核心 2022年第4期805-809,共5页

为了解决多路视频并行输入缓冲处理问题,提出了一种以FPGA为核心的通用多路视频输入处理系统。通过规划对应的多时钟域处理方案,建立适用的视频缓冲控制模式,为后续实现视频缩放拼接、画中画显示等功能提供解决方案。借助该视频缓冲控... 为了解决多路视频并行输入缓冲处理问题,提出了一种以FPGA为核心的通用多路视频输入处理系统。通过规划对应的多时钟域处理方案,建立适用的视频缓冲控制模式,为后续实现视频缩放拼接、画中画显示等功能提供解决方案。借助该视频缓冲控制模式,本系统实现四进一出视频拼接、画中画叠加等显示功能,在12.5 GB/s存储带宽条件下支持1080P 60帧视频格式下的4路视频输入和1路输出处理。 展开更多

关键词 多视频输入处理 跨时钟设计 FPGA

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MRC:谐振时钟数字集成全局功耗优化方法

18

作者 贾柯 杨梁 王剑 《高技术通讯》 CAS 2023年第11期1146-1159,共14页

本研究针对谐振时钟网络在集成电路设计中的数字化实现,提出了一种全局时钟功耗优化(MRC)方法,简化了谐振时钟网络在数字化设计中的集成过程。当前,依赖传统仿真工具构建谐振网络的仿真周期较长,且现有谐振电路模型无法满足快速设计与... 本研究针对谐振时钟网络在集成电路设计中的数字化实现,提出了一种全局时钟功耗优化(MRC)方法,简化了谐振时钟网络在数字化设计中的集成过程。当前,依赖传统仿真工具构建谐振网络的仿真周期较长,且现有谐振电路模型无法满足快速设计与数字化建库要求。本文根据谐振电路三段式电路状态提出一种折线化模型降阶方法,可快速实现对当前各类谐振电路波形的准确刻画;本文同时基于此模型给出全局功耗优化目标函数,为电路选型提供指导。与12 nm Fin-FET工艺下实际电路的Spice后仿结果进行比较,本文模型精确度在90%以上,可以准确模拟实际功耗变化趋势,基于Matlab实现的优化方案相比Spice仿真提速10^(5)倍。 展开更多

关键词 谐振时钟 低功耗设计 功耗模型 设计方法学 大规模集成电路时钟设计

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MC9S12XS128单片机最小系统设计 被引量：2

19

作者 周刚 杨永平 杨金峰 《时代汽车》 2016年第6期46-46,48,共2页

本课题基于对单片机最小系统的研究,在现有汽车电子控制技术的基础下,通过对汽车电控系统的学习,完成对单片机电路设计、时钟电路设计、电源电路设计、通讯电路设计(串口、CAN)。

关键词 汽车电子 单片机电路设计 时钟电路设计 通讯电路设计

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IDT推出低功耗LVDS时钟扇出缓冲器,节省功耗高达60%

20

《电子设计工程》 2014年第3期13-13,共1页

拥有模拟和数字领域的优势技术、提供领先的混合信号半导体解决方案的供应商IDT。公司（Integrated Device Technology，Inc．；NASDAQ：IDTI）宣布，推出一个1．8VLVDS时钟扇出缓冲器系列，可提供相当于3．3V器件的高性能AC特性。新的... 拥有模拟和数字领域的优势技术、提供领先的混合信号半导体解决方案的供应商IDT。公司（Integrated Device Technology，Inc．；NASDAQ：IDTI）宣布，推出一个1．8VLVDS时钟扇出缓冲器系列，可提供相当于3．3V器件的高性能AC特性。新的低压扇出缓冲器可使客户节省高达60％的功耗和散热，且不牺牲精确度、误码率和功能性。IDT8P34S是时钟扇出缓冲器的一个系列，接受一个时钟或数字信号输入，并复制（扇出）这一信号来为系统内的多个器件提供一个高质量的时钟或数字信号。器件的1．8V低供电压可使设计人员能够在不损失性能的情况下降低功耗一一允许更高的板密度，并降低功率和冷却成本。8P34S系列支持高达12个输出，并且与更高电压版本脚相容，使其成为复杂、低噪声、高速时钟设计应用的理想选择，应用于无线和有线通信、先进计算和网络。 展开更多

关键词 扇出缓冲器 时钟设计 低功耗 IDT LVDS Device NASDAQ 混合信号

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