基于参数化模型的FPGA时钟网络设计和优化 被引量：1

1

作者 余乐 陈岩 +4 位作者 李洋洋 吴超 王瑶 苏童 谢元禄 《电子学报》 EI CAS CSCD 北大核心 2017年第7期1686-1694,共9页

本文在FPGA时钟网络(Clock Distributed Network,CDN)关键结构尺寸的参数化建模基础上,提出一种针对全定制FPGA CDN的设计和优化方法.本文所建立的参数化模型将结构尺寸分为拓扑结构和电路与互连两类,分别给出了这两类尺寸参数的设计原... 本文在FPGA时钟网络(Clock Distributed Network,CDN)关键结构尺寸的参数化建模基础上,提出一种针对全定制FPGA CDN的设计和优化方法.本文所建立的参数化模型将结构尺寸分为拓扑结构和电路与互连两类,分别给出了这两类尺寸参数的设计原则.在标准CMOS 0.13μm工艺下,对H树型、鱼骨型以及混合型三种类型时钟网络设计了2组结构参数,分别代表优化前和优化后,对比分析延时、偏斜、功耗和面积等性能参数.实验结果显示:混合型结构在绝对延时和时钟偏斜上减小最多,分别达到20.89%和63.20%;鱼骨型结构的面积减小达到50.14%;H树型结构的绝对延时和功耗则均降低了7.37%和8.33%.以上结果充分证明了本文所提设计优化方法的有效性. 展开更多

关键词 FPGA 时钟网络 参数化 建模

在线阅读 下载PDF 职称材料

基于时钟网络的高速数据采集与处理系统设计 被引量：2

2

作者 富帅 倪建军 +2 位作者 闫静纯 于双江 刘涛 《太赫兹科学与电子信息学报》 2021年第2期228-234,共7页

针对全波形激光雷达中高速率数据采集系统的需求,研制了一种基于时钟网络的高速数据采集与处理系统,对其中的关键技术进行了研究。在对FPGA片同步技术及时钟抖动机理进行分析的基础上,提出一种以锁相环和时钟缓冲器为主要构建单元的高... 针对全波形激光雷达中高速率数据采集系统的需求,研制了一种基于时钟网络的高速数据采集与处理系统,对其中的关键技术进行了研究。在对FPGA片同步技术及时钟抖动机理进行分析的基础上,提出一种以锁相环和时钟缓冲器为主要构建单元的高质量时钟网络管理方法。该时钟网络管理方法通过对高速ADC输出随路时钟的主动干预,解决了多路高速数据锁存困难的问题。实验结果显示:该高速数据采集与处理系统已实现高达1.2 GSPS的采样率以及与之匹配的数据处理速率,有效位数大于8 bit,在实现高速数据采集的同时满足较高分辨力的要求。 展开更多

关键词 激光测距 全波形 高速数据采集 时钟网络

在线阅读 下载PDF 职称材料

mesh结构NoC的时钟网络研究 被引量：1

3

作者 周国昌 沈绪榜 《西北工业大学学报》 EI CAS CSCD 北大核心 2006年第4期472-476,共5页

分析了m esh结构N oC的3种时钟网络,针对同步时钟网络瞬时功耗大,非对称瀑布网络(w aterfall)和对称瀑布网络通信延迟大的弊端,提出并设计了一种混合结构的时钟网络。并以4×4混合结构时钟网络为例,计算得出该时钟网络的最大通信延... 分析了m esh结构N oC的3种时钟网络,针对同步时钟网络瞬时功耗大,非对称瀑布网络(w aterfall)和对称瀑布网络通信延迟大的弊端,提出并设计了一种混合结构的时钟网络。并以4×4混合结构时钟网络为例,计算得出该时钟网络的最大通信延迟为非对称瀑布网络的12.5%,局部单方向数据流的通信延迟约为对称瀑布网络的25%,芯片的瞬时功耗约为同步时钟网络的50%。 展开更多

关键词 NOC 时钟分布网络 WATERFALL 混合结构时钟网络

在线阅读 下载PDF 职称材料

一种高速低功耗的NoC时钟网络设计

4

作者 刘毅 陈博 +1 位作者 杨银堂 刘刚 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2013年第3期115-120,共6页

为了实现高速低功耗的片上网络时钟网络,针对MESH型片上网络,用金属-绝缘质-金属电容替代MOS电容作为发送端驱动电容和接收端耦合电容,设计了一种基于改进的电容驱动型低摆幅收发器的瀑布型时钟网络.Spectre仿真结果表明,在0.13μm CMO... 为了实现高速低功耗的片上网络时钟网络,针对MESH型片上网络,用金属-绝缘质-金属电容替代MOS电容作为发送端驱动电容和接收端耦合电容,设计了一种基于改进的电容驱动型低摆幅收发器的瀑布型时钟网络.Spectre仿真结果表明,在0.13μm CMOS工艺条件下,该时钟网络的时钟频率可达5GHz,功耗和延时仅为传统时钟网络的49%和55%,并具有更好的噪声抑制能力. 展开更多

关键词 片上网络 时钟网络 低功耗 低摆幅

在线阅读 下载PDF 职称材料

新型时延可控时钟网络驱动器及其应用

5

作者 吕冬明 张培勇 +2 位作者 严晓浪 郑丹丹 何仙娥 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2008年第8期1350-1354,1414,共6页

传统的时钟偏差调整方法在应用于超深亚微米工艺时，由于流程各阶段时序一致性的降低会产生失效问题．为此，提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计．该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、... 传统的时钟偏差调整方法在应用于超深亚微米工艺时，由于流程各阶段时序一致性的降低会产生失效问题．为此，提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计．该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力，从而获得不同的传输延时．利用此特性，基于电路版图时序分析，通过重构DCCB单元进行时钟偏差调整，优化时钟周期．实验结果表明，与传统方法相比，此方法对时钟周期的缩减比例提高了10％～17％，而芯片面积及功耗保持不变． 展开更多

关键词 时延可控时钟网络驱动器 时钟树 时钟偏差调整

在线阅读 下载PDF 职称材料

高速信号采集处理电路时钟网络分析与设计 被引量：3

6

作者 魏振 孙垂强 李栋 《空间电子技术》 2016年第6期59-62,共4页

时钟网络可实现时钟产生、恢复、抖动滤除,频率合成和转换、分发和驱动等功能。时钟网络在高速信号采集处理电路中起着至关重要的作用。该部分设计的好坏直接影响产品的性能,甚至功能能否实现。首先将时钟芯片按照功能进行了区分,分析... 时钟网络可实现时钟产生、恢复、抖动滤除,频率合成和转换、分发和驱动等功能。时钟网络在高速信号采集处理电路中起着至关重要的作用。该部分设计的好坏直接影响产品的性能,甚至功能能否实现。首先将时钟芯片按照功能进行了区分,分析了几种时钟接口匹配方式,然后设计了一种时钟网络,经过仿真和测试,电路各项指标均满足设计要求,证明时钟分配网络性能优异。借鉴该方法,选择合适的芯片,能满足目前多数高速信号采集处理电路的设计需求。 展开更多

关键词 高速信号 采集处理电路 时钟网络

在线阅读 下载PDF 职称材料

一种基于改进K-means算法的高能效时钟网络设计 被引量：1

7

作者 潘达杉 黄金明 马超 《微电子学与计算机》 2023年第8期101-107,共7页

本文针对先进处理器中部件级时钟网络设计面临的时钟网络偏斜难控制、时钟负载重动态功耗大的问题,实现了一种高能效局部时钟网络设计方法,提出了基于考虑负载K-means算法的时钟驱动点位置优化算法TKDLO(Timing driven K-means based Dr... 本文针对先进处理器中部件级时钟网络设计面临的时钟网络偏斜难控制、时钟负载重动态功耗大的问题,实现了一种高能效局部时钟网络设计方法,提出了基于考虑负载K-means算法的时钟驱动点位置优化算法TKDLO(Timing driven K-means based Driver Location Optimization),在不影响时序的前提下,实现了局部门控时钟驱动单元的位置优化,降低了时钟网络的偏斜.通过采用不同触发器规模的设计验证,模块级时钟长度可以优化15%以上,时钟偏斜优化30%以上.以访存执行部件的时钟设计为例,本文所提出的局部时钟设计方法,相比于传统CTS的实现方式,在时钟延迟和偏斜方面实现了超过50%的优化,整个设计等效频率提升14%、平均功耗优化28%、最终模块能效提升58.7%;相比于基于触发器聚类的fishbone时钟结构,在15.2%的时钟延迟恶化和5%功耗恶化代价下,使模块的频率提升7.6%,能效优化14.2%. 展开更多

关键词 高能效 时钟网络 低偏斜 K-MEANS

在线阅读 下载PDF 职称材料

卫星时钟信号功分网络对锁相环电路干扰分析 被引量：1

8

作者 高杰 韩浪 +1 位作者 纪文章 袁仕耿 《航天器工程》 CSCD 北大核心 2018年第2期124-128,共5页

在多颗卫星测试中,连接在功分网络上的设备在各自加断电的瞬间,会造成锁相环电路输入信号的相位瞬时变化,引发锁相环电路的相位跟踪,导致瞬时失锁。文章通过理论推导和公式仿真,明确了产生干扰的各设备时钟信号入口的反射系数和功分网... 在多颗卫星测试中,连接在功分网络上的设备在各自加断电的瞬间,会造成锁相环电路输入信号的相位瞬时变化,引发锁相环电路的相位跟踪,导致瞬时失锁。文章通过理论推导和公式仿真,明确了产生干扰的各设备时钟信号入口的反射系数和功分网络各输出端口的隔离度是影响干扰强弱的主要因素。提出了使各设备时钟信号入口的驻波不相等,且反射系数相位趋于同相,同时提高网络各输出端口的隔离度的消除干扰方法,并通过设备的系统联试进行了验证。结果表明:此方法可以有效抑制此类干扰,可为卫星时钟信号功分网络设计提供参考。 展开更多

关键词 卫星 时钟信号功分网络 锁相环电路 失锁

在线阅读 下载PDF 职称材料

浅析Ad Hoc网络的时钟互同步技术及相关算法 被引量：1

9

作者 吴承治 罗正华 《现代传输》 2014年第2期72-79,共8页

本文首先描述了Ad Hoc网络时钟同步的概念,简要分析了Ad Hoc网络的时钟互同步技术及相关算法。最后,重点讨论了Ad Hoc网络的时钟采样-网络互同步技术及相关算法。

关键词 Ad HOC网络 互同步(mutual synchronization) 时钟采样-网络互同步(Clock-Sampling Mutual Network SYNCHRONIZATION CS-MNS)

在线阅读 下载PDF 职称材料

基于IEEE1588协议的高精度网络时钟同步软件设计 被引量：1

10

作者 吕青松 吴宁 《南京师范大学学报（工程技术版）》 CAS 2013年第4期64-69,共6页

在分析IEEE 1588原理以及影响同步精度因素的基础上,设计了基于Windows平台的时间同步方法,为分布式网络系统的时钟精确同步提供了一种有效可行的解决办法.目前,Windows平台下直接在应用层获取的时间戳精度在10 ms级左右,系统的同步精度... 在分析IEEE 1588原理以及影响同步精度因素的基础上,设计了基于Windows平台的时间同步方法,为分布式网络系统的时钟精确同步提供了一种有效可行的解决办法.目前,Windows平台下直接在应用层获取的时间戳精度在10 ms级左右,系统的同步精度为ms级.针对Windows平台下获取更高精度1588时间戳的困难,设计了基于SharpPcap的时间戳处理模块,得到高精度的数据链路层时间戳,从而提高了应用层的时间戳精度.实验结果表明,采用该方法系统主从时钟的同步精度达到亚ms级,满足电力系统中同步精度在ms级以内的时钟同步需求. 展开更多

关键词 网络时钟同步 IEEE 1588 时间戳 亚ms级 IEEE 1588

在线阅读 下载PDF 职称材料

DTRC:针对变频时钟功耗优化片上谐振网络 被引量：2

11

作者 贾柯 陈烨波 +2 位作者 王成 杨梁 王剑 《高技术通讯》 CAS 2023年第5期447-458,共12页

针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原... 针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原因是在系统电感和电容值确定后,电路本征谐振频率固定,对于传统结构,当时钟工作频率偏移谐振频率,谐振电路功耗优化能力减弱,甚至恶化。本文在12 nm Fin-FET工艺下实现完整时钟分布网络(CDN),后仿结果表明,通过调整谐振电路驱动单元关断时间,在时钟1~5 GHz频率范围内,相比传统无谐振电路实现18%~46%功耗优化,相比已有谐振时钟电路实现13%~54%功耗优化。 展开更多

关键词 谐振时钟 低功耗电路 动态频率调整(DFS) MESH 时钟分布网络(CDN)

在线阅读 下载PDF 职称材料

用于网络单元时钟的压控石英振荡器

12

作者 刘殊松 傅邱云 +1 位作者 干煜军 黄龙波 《光通信研究》 北大核心 1997年第4期39-41,共3页

介绍了１５５．５２Ｍｂｉｔ／ｓ、６２２．０８Ｍｂｉｔ／ｓ、２４８８．３２Ｍｂｉｔ／ｓ、１０Ｇｂｉｔ／ｓＳＤＨ系统上的时钟频率源的基本原理，针对ＳＤＨ的网同步对网络单元时钟要求的３８．８８ＭＨｚ压控振荡器频率源进行了设... 介绍了１５５．５２Ｍｂｉｔ／ｓ、６２２．０８Ｍｂｉｔ／ｓ、２４８８．３２Ｍｂｉｔ／ｓ、１０Ｇｂｉｔ／ｓＳＤＨ系统上的时钟频率源的基本原理，针对ＳＤＨ的网同步对网络单元时钟要求的３８．８８ＭＨｚ压控振荡器频率源进行了设计，当环境温度在０℃到７０℃范围内变化时，压控振荡器的频率漂移优于±１×１０－６，瞬时频率稳定度（秒稳）优于１．２５×１０－９。 展开更多

关键词 SDH 网络单元时钟 稳定度 石英振荡器

在线阅读 下载PDF 职称材料

TD-LTE网络时钟授时故障定位与分析 被引量：3

13

作者 罗小光 刘加勇 《信息通信》 2017年第5期197-198,共2页

为解决TD-LTE网络时钟故障问题,分析TD-LTE网络授时模式,挖掘了在GPS授时模式下告警因素,归纳了在基于多BBU场景下链路故障和接收性故障产生原因和处理方法,并提出了一种基于1588V2和GPS多授时联合组网方案,该方案在黄石地区开展试验,... 为解决TD-LTE网络时钟故障问题,分析TD-LTE网络授时模式,挖掘了在GPS授时模式下告警因素,归纳了在基于多BBU场景下链路故障和接收性故障产生原因和处理方法,并提出了一种基于1588V2和GPS多授时联合组网方案,该方案在黄石地区开展试验,经过试验验证和现网运用,证明该方案对提升TD-LTE网络时钟授时稳定性的可行性、有效性,同时发现该方案对压减TD-LTE网络时钟故障有明显效果。 展开更多

关键词 TD-LTE 网络时钟 GPS时钟 1588时钟

在线阅读 下载PDF 职称材料

CISCO网络设备提供时钟同步应用方案

14

作者 杨俊 《江西通信科技》 2003年第1期16-16,38,共2页

描述了利用CISCO的路由器网络设备提供时间时钟基准服务,所有网络中的设备参考这个时间来自动调校本设备时钟,达到整个网络的网络设备时间一致。

关键词 CISCO公司 NTP 时间 时钟同步 时钟服务器 网络时钟服务

在线阅读 下载PDF 职称材料

星载FPGA内时序电路设计与时钟控制技术分析 被引量：1

15

作者 杜文志 《航天器工程》 2008年第5期58-63,共6页

在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。针对时钟偏斜,提出了星载FPGA内时序电路的设计准则。基于设计准则,提出了并行移位寄存器的一种异步化设计方法,阐述了... 在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。针对时钟偏斜,提出了星载FPGA内时序电路的设计准则。基于设计准则,提出了并行移位寄存器的一种异步化设计方法,阐述了在FPGA源代码中设置设计约束,或在逻辑综合与布局布线过程中联合设置设计约束,将主要同步时序电路时钟信号布置在全局时钟网络上的方法。工程实践表明:上述方法很好地解决了星载FPGA内同步时序电路时钟偏斜问题,可确保星载FPGA工作的稳定性与可靠性。 展开更多

关键词 星载FPGA 全局时钟网络 时序电路 时钟偏斜

在线阅读 下载PDF 职称材料

TI6678多核DSP时钟电路的设计与实现

16

作者 邓豹 《航空计算技术》 2015年第6期117-121,124,共6页

处理器技术的发展使得时钟电路的设计变得越来越复杂。介绍了可编程的时钟产生器CDCM6208的工作原理和使用要求,详细阐述了该时钟产生器的编程配置方法。以此为基础,提出了TI6678多核DSP的时钟电路设计与实现方案,可以满足复杂时钟电路... 处理器技术的发展使得时钟电路的设计变得越来越复杂。介绍了可编程的时钟产生器CDCM6208的工作原理和使用要求,详细阐述了该时钟产生器的编程配置方法。以此为基础,提出了TI6678多核DSP的时钟电路设计与实现方案,可以满足复杂时钟电路的设计要求。 展开更多

关键词 时钟网络 时钟产生器 多核DSP CDCM6208

在线阅读 下载PDF 职称材料

一款低功耗SoC芯片的时钟管理策略 被引量：6

17

作者 戴红卫 郭炜 +1 位作者 韩泽耀 王琴 《微电子学与计算机》 CSCD 北大核心 2005年第3期32-35,共4页

文章提出一种系统级和RTL级协同设计的时钟管理策略,显著地降低了时钟网络的动态功耗,弥补了现有工具只能在设计后期才能发挥作用的不足,达到降低整个SoC芯片功耗的目的;同时,分析该方案实现中可能存在的问题,并给出解决方案。

关键词 协同设计 时钟网络 功耗

在线阅读 下载PDF 职称材料

基于IEEE-1588协议的高精度时钟对时设计 被引量：7

18

作者 刘见 靳绍平 +4 位作者 李敏 李东江 聂方明 黄建钟 丘宏烈 《电子技术应用》 北大核心 2014年第4期48-51,共4页

针对分布式控制系统的时间同步精度要求,基于ADI公司的BF518高性能DSP芯片,对IEEE-1588协议的P2P对时进行了阐述。通过芯片中关于IEEE-1588协议的TSYNC模块检测PTP事件消息,并提供事件消息的硬件时间戳以提高时间标记的精度,从而降低计... 针对分布式控制系统的时间同步精度要求,基于ADI公司的BF518高性能DSP芯片,对IEEE-1588协议的P2P对时进行了阐述。通过芯片中关于IEEE-1588协议的TSYNC模块检测PTP事件消息,并提供事件消息的硬件时间戳以提高时间标记的精度,从而降低计算主从时钟时延时间的误差。分析了时钟晶振固有稳定性对时钟同步精度的影响,通过设置加数寄存器值调整本地时钟的频率,并对IEEE-1588协议高精度时间同步过程的软件实现进行了详细阐述。实验测试结果表明,该方法很大程度上提高了同步精度,达到了高精度同步系统的要求。 展开更多

关键词 IEEE-1588 网络时钟同步 硬件时间戳 P2P

在线阅读 下载PDF 职称材料

亚微米ASIC正向设计中的时钟考虑 被引量：1

19

作者 居水荣 《半导体技术》 CAS CSCD 北大核心 2000年第2期32-34,共3页

介绍了亚微米 ASIC正向设计中时钟网络的建立原则 ,对于时钟网络在版图中的实现作了特殊考虑 ,给出了这些设计方法应用在几块实际 ASIC中的效果。

关键词 时钟网络 ASIC 专用集成电路 正向设计

在线阅读 下载PDF 职称材料

基于FPGA的SOC原型验证时钟方案研究 被引量：1

20

作者 李文晶 《中国集成电路》 2022年第12期51-55,共5页

在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降... 在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降频四个方面来分析,给出一套完整的时钟解决方案及设计方法。 展开更多

关键词 SOC原型验证 FPGA 时钟网络 时钟同步 门控时钟 时钟降频

在线阅读 下载PDF 职称材料