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基于28 nm工艺数字芯片的时钟树设计
被引量：
5
1
作者
陈力颖
汤勇
吕英杰
《天津工业大学学报》
CAS
北大核心
2019年第1期76-82,共7页
针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进...
针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。
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关键词
数字芯片
时钟树设计
数字集成电路
物理
设计
时钟
树
综合
时钟
偏移
插入延迟
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职称材料
题名
基于28 nm工艺数字芯片的时钟树设计
被引量：
5
1
作者
陈力颖
汤勇
吕英杰
机构
天津工业大学电子与信息工程学院
天津工业大学天津市光电检测技术与系统重点实验室
南开大学电子信息与光学工程学院
出处
《天津工业大学学报》
CAS
北大核心
2019年第1期76-82,共7页
基金
天津市应用基础与前沿技术研究计划项目(15JCYBJC16300)
天津科技特派员项目(16JCTPJC45500)
文摘
针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。
关键词
数字芯片
时钟树设计
数字集成电路
物理
设计
时钟
树
综合
时钟
偏移
插入延迟
Keywords
digital chip
clock tree synthesis
digital integrated circuits
physical design
clock skew
insertion delay
分类号
TN402 [电子电信—微电子学与固体电子学]
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于28 nm工艺数字芯片的时钟树设计
陈力颖
汤勇
吕英杰
《天津工业大学学报》
CAS
北大核心
2019
5
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