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2.488 Gbit/s时钟数据恢复电路的设计: 1; 作者杨丽燕刘亚荣王永杰《半导体技术》 CSCD 北大核心 2017年第5期340-346,357,共8页; 利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加... 展开更多; 关键词时钟数据恢复(cdr)电路双环路结构锁相环(PLL) 压控振荡器(VCO) 相位抖动; 在线阅读下载PDF 职称材料

一种快速锁定低抖动的时钟数据恢复电路被引量：3: 2; 作者武宇轩吕方旭吴苗苗《空军工程大学学报（自然科学版）》 CSCD 北大核心 2020年第4期68-73,共6页; 设计了一款应用于光通信28 Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使... 展开更多; 关键词时钟数据恢复电路锁定检测判别技术快速锁定低抖动; 在线阅读下载PDF 职称材料

用于CDR电路的相位插值选择电路设计被引量：3: 3; 作者曾泽沧邓军勇蒋林《半导体技术》 CAS CSCD 北大核心 2008年第8期721-725,共5页; 时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方... 展开更多; 关键词双环时钟数据恢复正交相位相位插值 CMOS电路; 在线阅读下载PDF 职称材料

面向高性能计算机光互连的低抖动Retimer电路: 4; 作者刘庆王和明 +2 位作者吕方旭张庚吕栋斌《计算机工程与科学》 CSCD 北大核心 2024年第11期1940-1948,共9页; 随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对... 展开更多; 关键词 Retimer电路时钟数据恢复(cdr) 锁相环(PLL) 低抖动; 在线阅读下载PDF 职称材料

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计被引量：4: 5; 作者朱智宇郭凯乐 +3 位作者武宇轩刘涛吴苗苗陆德超《空军工程大学学报（自然科学版）》 CSCD 北大核心 2022年第2期77-82,共6页; 为了解决光模块中高功耗芯片恶化激光调制器性能,以及解决收发端时钟基准偏差导致误码率高的问题,设计了一款低功耗高抖动容限的时钟数据恢复电路(CDR)。通过采用压控振荡器(VCO)型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术,降低... 展开更多; 关键词高速串行接口时钟数据恢复电路压控振荡器窄带缓冲器; 在线阅读下载PDF 职称材料

1.25～3.125Gb/s连续数据速率CDR设计被引量：1: 6; 作者矫逸书周玉梅 +1 位作者蒋见花吴斌《半导体技术》 CAS CSCD 北大核心 2010年第11期1111-1115,共5页; 设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提... 展开更多; 关键词时钟数据恢复锁相环高速采样器判决电路采样电路; 在线阅读下载PDF 职称材料

一种应用于软件定义互连系统的多协议SerDes电路被引量：8: 7; 作者李沛杰沈剑良 +3 位作者苑红晓王永胜夏云飞张传波《电子学报》 EI CAS CSCD 北大核心 2021年第4期817-823,共7页; 为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过... 展开更多; 关键词软件定义互连 SERDES 时钟数据恢复锁相环高速串行收发器数模混合电路; 在线阅读下载PDF 职称材料

基于高速SerDes中非等值尾电流源技术的新型高线性度相位插值器设计被引量：6: 8; 作者郭凯乐王和明 +1 位作者刘涛陆德超《空军工程大学学报（自然科学版）》 CSCD 北大核心 2020年第4期61-67,共7页; 为解决高速串行接口(SerDes)中时钟数据恢复电路(CDR)的恢复时钟抖动较大的问题,设计了一种基于非等值尾电流源技术的新型高速高线性度相位插值器。该技术在分析相位插值器输入控制码和输出时钟相位产生非线性机理的基础上,通过计算晶... 展开更多; 关键词时钟数据恢复电路非等值电流源相位差值器线性度; 在线阅读下载PDF 职称材料

题名2.488 Gbit/s时钟数据恢复电路的设计: 1; 作者杨丽燕刘亚荣王永杰; 机构桂林理工大学信息科学与工程学院; 出处《半导体技术》 CSCD 北大核心 2017年第5期340-346,357,共8页; 基金桂林理工大学"嵌入式技术与智能信息处理"广西高校重点实验室2016-2017年度基金资助项目(2016-02-08); 文摘利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。; 关键词时钟数据恢复(cdr)电路双环路结构锁相环(PLL) 压控振荡器(VCO) 相位抖动; Keywords clock and data recovery （cdr） circuit dual-loop structure phase locked loop（PLL） voltage controlled oscillator （VCO） phase jitter; 分类号 TN432 [电子电信—微电子学与固体电子学] TN710 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名一种快速锁定低抖动的时钟数据恢复电路被引量：3: 2; 作者武宇轩吕方旭吴苗苗; 机构空军工程大学防空反导学院; 出处《空军工程大学学报（自然科学版）》 CSCD 北大核心 2020年第4期68-73,共6页; 文摘设计了一款应用于光通信28 Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400 ns,抖动峰峰值为2.5 ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。; 关键词时钟数据恢复电路锁定检测判别技术快速锁定低抖动; Keywords clock and data recovery circuit lock detection and discrimination technology fast locking low jitter; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名用于CDR电路的相位插值选择电路设计被引量：3: 3; 作者曾泽沧邓军勇蒋林; 机构西安邮电学院计算机系; 出处《半导体技术》 CAS CSCD 北大核心 2008年第8期721-725,共5页; 基金国家"863"计划项目(2003AA1Z1190) 陕西省科技攻关项目(2004k05-G4) 西安邮电学院中青年科研基金项目(ZL2007-15); 文摘时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。; 关键词双环时钟数据恢复正交相位相位插值 CMOS电路; Keywords dual-loop clock and data recovery quadrature phase phase interpolation CMOS circuit; 分类号 TN47 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名面向高性能计算机光互连的低抖动Retimer电路: 4; 作者刘庆王和明吕方旭张庚吕栋斌; 机构空军工程大学防空反导学院国防科技大学计算机学院中国人民解放军; 出处《计算机工程与科学》 CSCD 北大核心 2024年第11期1940-1948,共9页; 基金国家自然科学基金(62204263)。; 文摘随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对传统高速Retimer芯片抖动性能低的难题,首次提出了数据速率超过100 Gbps的低抖动Retimer电路。Retimer电路基于CDR+PLL架构,集成在光纤中继器中,具有均衡和全速率重定时功能;采用抖动消除的滤波电路,能在高噪声输入信号下取得良好的输出数据抖动性能,为解决传统Retimer直接采样转发导致输出数据抖动大的问题提供了技术支持。采用TSMC 28 nm CMOS工艺完成了基于CDR+PLL架构的低抖动Retimer电路设计。仿真结果表明,当输入112 Gbps PAM4时,Retimer的输出数据抖动为741 fs,相比于传统Retimer结构降低了31.4%。; 关键词 Retimer电路时钟数据恢复(cdr) 锁相环(PLL) 低抖动; Keywords Retimer circuit clock and data recovery(cdr) phase locked loop(PLL) low jitter; 分类号 TP302 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计被引量：4: 5; 作者朱智宇郭凯乐武宇轩刘涛吴苗苗陆德超; 机构空军工程大学信息与导航学院空军工程大学防空反导学院; 出处《空军工程大学学报（自然科学版）》 CSCD 北大核心 2022年第2期77-82,共6页; 基金国家重点研发计划(2018YFB2202302)。; 文摘为了解决光模块中高功耗芯片恶化激光调制器性能,以及解决收发端时钟基准偏差导致误码率高的问题,设计了一款低功耗高抖动容限的时钟数据恢复电路(CDR)。通过采用压控振荡器(VCO)型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术,降低了CDR芯片的功耗;通过在CDR积分通路中引入零点补偿电阻,提高了CDR的抖动容限。该CDR采用CMOS 65nm工艺设计和1.1V电源供电,后端仿真结果表明:当CDR电路工作在28Gbps时,功耗是2.18pJ/bit,能容忍的固定频差是5 000ppm,恢复时钟的抖动峰峰值是5.6ps,抖动容限达到了设计指标,且满足CIE-25/28G协议规范。; 关键词高速串行接口时钟数据恢复电路压控振荡器窄带缓冲器; Keywords high-speed serial interface clock and data recovery voltage controlled oscillator narrow-band buffer; 分类号 TU458 [建筑科学—岩土工程]; 在线阅读下载PDF 职称材料

题名1.25～3.125Gb/s连续数据速率CDR设计被引量：1: 6; 作者矫逸书周玉梅蒋见花吴斌; 机构中国科学院微电子研究所; 出处《半导体技术》 CAS CSCD 北大核心 2010年第11期1111-1115,共5页; 基金国家科技重大专项资助项目(2009ZX03007-002-03); 文摘设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50μA电流。芯片采用0.13μm工艺流片验证,面积0.42 mm2,功耗98 mW,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12。; 关键词时钟数据恢复锁相环高速采样器判决电路采样电路; Keywords clock and data recovery PLL high speed sampler decision circuit sample circuit; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种应用于软件定义互连系统的多协议SerDes电路被引量：8: 7; 作者李沛杰沈剑良苑红晓王永胜夏云飞张传波; 机构中国人民解放军战略支援部队信息工程大学 [ 天津市滨海新区信息技术创新中心; 出处《电子学报》 EI CAS CSCD 北大核心 2021年第4期817-823,共7页; 基金国家科技重大专项核高基项目(No.2016ZX01012101)。; 文摘为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.; 关键词软件定义互连 SERDES 时钟数据恢复锁相环高速串行收发器数模混合电路; Keywords software defined interconnection(SDI) SerDes clock data recovery(cdr) phase locked loop(PLL) transceiver mixed-signal integrated circuit; 分类号 TP302 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名基于高速SerDes中非等值尾电流源技术的新型高线性度相位插值器设计被引量：6: 8; 作者郭凯乐王和明刘涛陆德超; 机构空军工程大学防空反导学院; 出处《空军工程大学学报（自然科学版）》 CSCD 北大核心 2020年第4期61-67,共7页; 基金国家重点研发计划(2018YFB2202300)。; 文摘为解决高速串行接口(SerDes)中时钟数据恢复电路(CDR)的恢复时钟抖动较大的问题,设计了一种基于非等值尾电流源技术的新型高速高线性度相位插值器。该技术在分析相位插值器输入控制码和输出时钟相位产生非线性机理的基础上,通过计算晶体管电路中插值器输出时钟相位与尾电流源权重的反函数关系,精确设计了相位插值器中尾电流源阵列参数,实现了高速率下相位插值器的高线性度关系,有效提高了CDR恢复时钟抖动性能。通过设计一款基于CMOS 65 nm工艺的22 Gb/s SerDes接收机对该技术进行了验证。电路后端仿真结果表明:相较于传统结构,该相位插值器线性度提高了55.1%,CDR恢复时钟的抖动性能提高了22.5%。; 关键词时钟数据恢复电路非等值电流源相位差值器线性度; Keywords clock and data recovery circuit non-equivalent current source phase interpolator linearity; 分类号 TN432 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	2.488 Gbit/s时钟数据恢复电路的设计	杨丽燕刘亚荣王永杰	《半导体技术》 CSCD 北大核心	2017	0	在线阅读下载PDF 职称材料
2	一种快速锁定低抖动的时钟数据恢复电路	武宇轩吕方旭吴苗苗	《空军工程大学学报（自然科学版）》 CSCD 北大核心	2020	3	在线阅读下载PDF 职称材料
3	用于CDR电路的相位插值选择电路设计	曾泽沧邓军勇蒋林	《半导体技术》 CAS CSCD 北大核心	2008	3	在线阅读下载PDF 职称材料
4	面向高性能计算机光互连的低抖动Retimer电路	刘庆王和明吕方旭张庚吕栋斌	《计算机工程与科学》 CSCD 北大核心	2024	0	在线阅读下载PDF 职称材料
5	面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计	朱智宇郭凯乐武宇轩刘涛吴苗苗陆德超	《空军工程大学学报（自然科学版）》 CSCD 北大核心	2022	4	在线阅读下载PDF 职称材料
6	1.25～3.125Gb/s连续数据速率CDR设计	矫逸书周玉梅蒋见花吴斌	《半导体技术》 CAS CSCD 北大核心	2010	1	在线阅读下载PDF 职称材料
7	一种应用于软件定义互连系统的多协议SerDes电路	李沛杰沈剑良苑红晓王永胜夏云飞张传波	《电子学报》 EI CAS CSCD 北大核心	2021	8	在线阅读下载PDF 职称材料
8	基于高速SerDes中非等值尾电流源技术的新型高线性度相位插值器设计	郭凯乐王和明刘涛陆德超	《空军工程大学学报（自然科学版）》 CSCD 北大核心	2020	6	在线阅读下载PDF 职称材料