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一种多通道时钟分频和触发延迟电路的设计
1
作者
李威
李德敏
岳凯凯
《现代电子技术》
2011年第20期178-180,共3页
在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时...
在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时钟分频信号的输出和多路延迟输出,特别是提高了奇数分频和触发延迟的时间精度,最后在QuartusⅡ9.0软件上对设计的波形进行分析,验证了该设计的可行性。
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关键词
EAST
时钟分频
触发延时
FPGA
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职称材料
题名
一种多通道时钟分频和触发延迟电路的设计
1
作者
李威
李德敏
岳凯凯
机构
东华大学信息科学与技术学院
出处
《现代电子技术》
2011年第20期178-180,共3页
基金
科技部ITER计划"托卡马克等离子体控制的智能化
远程化与集成技术研究(2010GB108004)"
文摘
在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时钟分频信号的输出和多路延迟输出,特别是提高了奇数分频和触发延迟的时间精度,最后在QuartusⅡ9.0软件上对设计的波形进行分析,验证了该设计的可行性。
关键词
EAST
时钟分频
触发延时
FPGA
Keywords
EAST
clock frequency divifion
trigger delay
FPGA
分类号
TN919-34 [电子电信—通信与信息系统]
TP331.1 [自动化与计算机技术—计算机系统结构]
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题名
作者
出处
发文年
被引量
操作
1
一种多通道时钟分频和触发延迟电路的设计
李威
李德敏
岳凯凯
《现代电子技术》
2011
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