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高性能VLSI设计中时钟分布网络的问题与解决方法被引量：2: 1; 作者刘祥远陈书明《计算机工程与科学》 CSCD 2007年第6期89-92,共4页; 本文介绍了深亚微米工艺下高性能VLSI芯片中时钟分布网络设计所面临的问题,总结了时钟分布网络设计的一般方法,最后指出了时钟分布网络设计研究的发展方向。; 关键词时钟分布网络时钟不确定性偏斜抖动功耗时钟树; 在线阅读下载PDF 职称材料

一种低功耗低偏斜的无缓冲谐振时钟分布网络设计被引量：2: 2; 作者徐毅陈书明刘祥远《计算机工程与科学》 CSCD 北大核心 2013年第5期9-14,共6页; 作为下一代时钟分布技术的有力竞争者,谐振时钟机制具有低功耗、低偏斜的显著优势,但设计方法的缺乏导致该技术在同步数字系统中的应用受到严重制约。为解决这一问题,提出了一种面向无缓冲谐振时钟分布技术的物理设计方法,能够结合现有... 展开更多; 关键词时钟分布网络谐振时钟设计方法学低功耗; 在线阅读下载PDF 职称材料

mesh结构NoC的时钟网络研究被引量：1: 3; 作者周国昌沈绪榜《西北工业大学学报》 EI CAS CSCD 北大核心 2006年第4期472-476,共5页; 分析了m esh结构N oC的3种时钟网络,针对同步时钟网络瞬时功耗大,非对称瀑布网络(w aterfall)和对称瀑布网络通信延迟大的弊端,提出并设计了一种混合结构的时钟网络。并以4×4混合结构时钟网络为例,计算得出该时钟网络的最大通信延... 展开更多; 关键词 NOC 时钟分布网络 WATERFALL 混合结构时钟网络; 在线阅读下载PDF 职称材料

DTRC:针对变频时钟功耗优化片上谐振网络被引量：2: 4; 作者贾柯陈烨波 +2 位作者王成杨梁王剑《高技术通讯》 CAS 2023年第5期447-458,共12页; 针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原... 展开更多; 关键词谐振时钟低功耗电路动态频率调整(DFS) MESH 时钟分布网络(CDN); 在线阅读下载PDF 职称材料

题名高性能VLSI设计中时钟分布网络的问题与解决方法被引量：2: 1; 作者刘祥远陈书明; 机构国防科技大学计算机学院; 出处《计算机工程与科学》 CSCD 2007年第6期89-92,共4页; 基金国家自然科学基金资助项目(60473079) 教育部高等学校博士学科点专项科研基金资助项目(20059998026); 文摘本文介绍了深亚微米工艺下高性能VLSI芯片中时钟分布网络设计所面临的问题,总结了时钟分布网络设计的一般方法,最后指出了时钟分布网络设计研究的发展方向。; 关键词时钟分布网络时钟不确定性偏斜抖动功耗时钟树; Keywords clock distribution network clock uncertainty skew jitter power clock tree; 分类号 TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种低功耗低偏斜的无缓冲谐振时钟分布网络设计被引量：2: 2; 作者徐毅陈书明刘祥远; 机构国防科学技术大学计算机学院; 出处《计算机工程与科学》 CSCD 北大核心 2013年第5期9-14,共6页; 基金 "核高基"重大专项资助项目(2009ZX01034-001-001-006) 国家863计划资助项目(2009AA011704) 国家自然科学基金资助项目(60906014); 文摘作为下一代时钟分布技术的有力竞争者,谐振时钟机制具有低功耗、低偏斜的显著优势,但设计方法的缺乏导致该技术在同步数字系统中的应用受到严重制约。为解决这一问题,提出了一种面向无缓冲谐振时钟分布技术的物理设计方法,能够结合现有设计流程,有效实现谐振时钟网络设计。该方法基于SPICE分析并优化与谐振时钟网络相关的设计参数,保证整个物理设计快速收敛于目标频率。通过一块乘法器电路验证了该设计方法,带有寄生参数网表的SPICE结果显示,与采用树型和网格型时钟分布网络的同步电路相比,基于无缓冲谐振时钟网络的同步电路时钟系统功耗降低最高可达64%,总功耗降低16%以上。此外,无缓冲时钟网络的时钟偏斜小于时钟周期的2%。; 关键词时钟分布网络谐振时钟设计方法学低功耗; Keywords clock distribution network resonant clock design methodology low power; 分类号 TP393 [自动化与计算机技术—计算机应用技术]; 在线阅读下载PDF 职称材料

题名mesh结构NoC的时钟网络研究被引量：1: 3; 作者周国昌沈绪榜; 机构西北工业大学计算机学院; 出处《西北工业大学学报》 EI CAS CSCD 北大核心 2006年第4期472-476,共5页; 文摘分析了m esh结构N oC的3种时钟网络,针对同步时钟网络瞬时功耗大,非对称瀑布网络(w aterfall)和对称瀑布网络通信延迟大的弊端,提出并设计了一种混合结构的时钟网络。并以4×4混合结构时钟网络为例,计算得出该时钟网络的最大通信延迟为非对称瀑布网络的12.5%,局部单方向数据流的通信延迟约为对称瀑布网络的25%,芯片的瞬时功耗约为同步时钟网络的50%。; 关键词 NOC 时钟分布网络 WATERFALL 混合结构时钟网络; Keywords NoC（Network on Chip）, clock network, waterfall clock network, mixed-architecture clock network; 分类号 TP302 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名DTRC:针对变频时钟功耗优化片上谐振网络被引量：2: 4; 作者贾柯陈烨波王成杨梁王剑; 机构计算机体系结构国家重点实验室(中国科学院计算技术研究所) 中国科学院计算技术研究所中国科学院大学龙芯中科技术股份有限公司中国科学技术大学先进技术研究院; 出处《高技术通讯》 CAS 2023年第5期447-458,共12页; 基金中国科学院战略性先导科技专项(XDC05020100)资助项目。; 文摘针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原因是在系统电感和电容值确定后,电路本征谐振频率固定,对于传统结构,当时钟工作频率偏移谐振频率,谐振电路功耗优化能力减弱,甚至恶化。本文在12 nm Fin-FET工艺下实现完整时钟分布网络(CDN),后仿结果表明,通过调整谐振电路驱动单元关断时间,在时钟1~5 GHz频率范围内,相比传统无谐振电路实现18%~46%功耗优化,相比已有谐振时钟电路实现13%~54%功耗优化。; 关键词谐振时钟低功耗电路动态频率调整(DFS) MESH 时钟分布网络(CDN); Keywords resonant clock low power circuit dynamic frequency scaling(DFS) mesh clock distribution network(CDN); 分类号 TN40 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	高性能VLSI设计中时钟分布网络的问题与解决方法	刘祥远陈书明	《计算机工程与科学》 CSCD	2007	2	在线阅读下载PDF 职称材料
2	一种低功耗低偏斜的无缓冲谐振时钟分布网络设计	徐毅陈书明刘祥远	《计算机工程与科学》 CSCD 北大核心	2013	2	在线阅读下载PDF 职称材料
3	mesh结构NoC的时钟网络研究	周国昌沈绪榜	《西北工业大学学报》 EI CAS CSCD 北大核心	2006	1	在线阅读下载PDF 职称材料
4	DTRC:针对变频时钟功耗优化片上谐振网络	贾柯陈烨波王成杨梁王剑	《高技术通讯》 CAS	2023	2	在线阅读下载PDF 职称材料