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一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计
被引量：
5
1
作者
郭淦
叶菁华
+3 位作者
黄林
陈一辉
苏彦锋
洪志良
《通信学报》
EI
CSCD
北大核心
2004年第5期101-108,共8页
介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8...
介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。
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关键词
以太网
时钟与数据恢复
接收器
均衡器
压控振荡器
串并转换
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职称材料
0.18μm CMOS工艺连续速率CDR电路设计
2
作者
马庆培
张长春
+2 位作者
陈德媛
刘蕾蕾
郭宇锋
《半导体技术》
CAS
CSCD
北大核心
2013年第12期893-898,共6页
采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功...
采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功耗和面积相应降低。多频带环形压控振荡器同时满足了较宽的调谐范围和较低的调谐增益，可以解决高振荡频率和低调谐增益之间的矛盾。电荷泵采用增益自举共源共栅放大器和互补开关电路结构，减小了各种非理想因素的影响。并行判决电路实现数据的1：2分接输出。仿真结果表明，该CDR电路能正常恢复622～3125Mbit／s的伪随机数据。版图尺寸为691μm×543μm。在1．8V电源电压下，输入伪随机速率3125Mbit／s时，功耗为120mW，恢复出的数据和时钟的抖动峰峰值分别为5．18和4．41ps。
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关键词
时钟与数据恢复
(CDR)
鉴频鉴相器(PFD)
压控振荡器(VCO)
电荷泵
连
续速率
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职称材料
基于FPGA的8B/10B编解码IP核设计
被引量：
3
3
作者
周爽
周莉
《仪表技术与传感器》
CSCD
北大核心
2023年第12期25-28,36,共5页
8B/10B编码技术将数据和时钟合并传输,有效减少电缆数量,广泛应用于质量体积受限的航天器上。针对FPGA自带的8B/10B IP核受版权限制、代码不透明的问题,设计了一个自主可控、移植性好、运行速率高、可靠性强的8B/10B编解码的IP核,除时...
8B/10B编码技术将数据和时钟合并传输,有效减少电缆数量,广泛应用于质量体积受限的航天器上。针对FPGA自带的8B/10B IP核受版权限制、代码不透明的问题,设计了一个自主可控、移植性好、运行速率高、可靠性强的8B/10B编解码的IP核,除时钟外基于逻辑设计,其中编解码模块采用5B/6B与3B/4B 2个查找表降低资源占用,在解码端选取同频多相采样方法实现时钟与数据的恢复,有效降低解码器的采样频率。最后采用航天上常用的Virtex-4、Virtex-5和Kintex-7系列的FPGA进行误码率测试,在80 Mbps的通信速率下误码率小于10-9,验证了IP核设计的可靠性。
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关键词
8B/10B编解码
时钟与数据恢复
同频多相采样
FPGA
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职称材料
题名
一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计
被引量：
5
1
作者
郭淦
叶菁华
黄林
陈一辉
苏彦锋
洪志良
机构
复旦大学集成电路设计实验室
出处
《通信学报》
EI
CSCD
北大核心
2004年第5期101-108,共8页
文摘
介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。
关键词
以太网
时钟与数据恢复
接收器
均衡器
压控振荡器
串并转换
Keywords
Ethernet
clock and data recovery
receiver
equalizer
VCO
SERDES
分类号
TN45 [电子电信—微电子学与固体电子学]
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职称材料
题名
0.18μm CMOS工艺连续速率CDR电路设计
2
作者
马庆培
张长春
陈德媛
刘蕾蕾
郭宇锋
机构
南京邮电大学电子科学与工程学院
东南大学毫米波国家重点实验室
出处
《半导体技术》
CAS
CSCD
北大核心
2013年第12期893-898,共6页
基金
国家自然科学基金资助项目(61076073)
中国博士后科学基金资助项目(2012M521126)
+4 种基金
江苏省自然科学基金资助项目(BK20130878
BK2012435)
东南大学毫米波国家重点实验室开放基金资助项目(K201223)
南京邮电大学科研启动金资助项目(NY211016)
南京邮电大学科学技术创新培训计划资助项目(SJD2012006)
文摘
采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功耗和面积相应降低。多频带环形压控振荡器同时满足了较宽的调谐范围和较低的调谐增益，可以解决高振荡频率和低调谐增益之间的矛盾。电荷泵采用增益自举共源共栅放大器和互补开关电路结构，减小了各种非理想因素的影响。并行判决电路实现数据的1：2分接输出。仿真结果表明，该CDR电路能正常恢复622～3125Mbit／s的伪随机数据。版图尺寸为691μm×543μm。在1．8V电源电压下，输入伪随机速率3125Mbit／s时，功耗为120mW，恢复出的数据和时钟的抖动峰峰值分别为5．18和4．41ps。
关键词
时钟与数据恢复
(CDR)
鉴频鉴相器(PFD)
压控振荡器(VCO)
电荷泵
连
续速率
Keywords
clock and data recovery （CDR）
phase frequency detector （PFD）
voltage-controlled oscillator （VCO）
charge pump
continuous-rate
分类号
TN492 [电子电信—微电子学与固体电子学]
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职称材料
题名
基于FPGA的8B/10B编解码IP核设计
被引量：
3
3
作者
周爽
周莉
机构
中国科学院国家空间科学中心
中国科学院大学计算机科学与技术学院
出处
《仪表技术与传感器》
CSCD
北大核心
2023年第12期25-28,36,共5页
基金
中国科学院国家重大科技专项(E16505B31S)。
文摘
8B/10B编码技术将数据和时钟合并传输,有效减少电缆数量,广泛应用于质量体积受限的航天器上。针对FPGA自带的8B/10B IP核受版权限制、代码不透明的问题,设计了一个自主可控、移植性好、运行速率高、可靠性强的8B/10B编解码的IP核,除时钟外基于逻辑设计,其中编解码模块采用5B/6B与3B/4B 2个查找表降低资源占用,在解码端选取同频多相采样方法实现时钟与数据的恢复,有效降低解码器的采样频率。最后采用航天上常用的Virtex-4、Virtex-5和Kintex-7系列的FPGA进行误码率测试,在80 Mbps的通信速率下误码率小于10-9,验证了IP核设计的可靠性。
关键词
8B/10B编解码
时钟与数据恢复
同频多相采样
FPGA
Keywords
8B/10B encoder and decoder
clock and data recovery
same frequency polyphase sampling
FPGA
分类号
TN492 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计
郭淦
叶菁华
黄林
陈一辉
苏彦锋
洪志良
《通信学报》
EI
CSCD
北大核心
2004
5
在线阅读
下载PDF
职称材料
2
0.18μm CMOS工艺连续速率CDR电路设计
马庆培
张长春
陈德媛
刘蕾蕾
郭宇锋
《半导体技术》
CAS
CSCD
北大核心
2013
0
在线阅读
下载PDF
职称材料
3
基于FPGA的8B/10B编解码IP核设计
周爽
周莉
《仪表技术与传感器》
CSCD
北大核心
2023
3
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职称材料
已选择
0
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