期刊导航
期刊开放获取
上海教育软件发展有限公..
期刊文献
+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
检索
高级检索
期刊导航
共找到
2
篇文章
<
1
>
每页显示
20
50
100
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
显示方式：
文摘
详细
列表
相关度排序
被引量排序
时效性排序
阵列乘法器通路时延故障的内建自测试
被引量：
2
1
作者
杨德才
陈光
谢永乐
《电子与信息学报》
EI
CSCD
北大核心
2009年第1期238-241,共4页
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试...
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。
展开更多
关键词
阵列乘法器
内建自
测试
时延故障测试
通路
时延
故障
单跳变序列
在线阅读
下载PDF
职称材料
时延故障低成本单跳变测试序列生成器(英文)
2
作者
杨德才
谢永乐
陈光
《四川大学学报（工程科学版）》
EI
CAS
CSCD
北大核心
2008年第4期166-171,共6页
为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该...
为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响。该累加器可执行通常的累加运算,在测试时又可担当测试器。与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销。由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成。
展开更多
关键词
内建自
测试
时延故障测试
测试
序列生成器
双向量
测试
在线阅读
下载PDF
职称材料
题名
阵列乘法器通路时延故障的内建自测试
被引量：
2
1
作者
杨德才
陈光
谢永乐
机构
电子科技大学自动化工程学院
出处
《电子与信息学报》
EI
CSCD
北大核心
2009年第1期238-241,共4页
基金
国家自然科学基金(90407007)资助课题
文摘
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。
关键词
阵列乘法器
内建自
测试
时延故障测试
通路
时延
故障
单跳变序列
Keywords
Array multiplier
Built-In Self-Test （BIST）
Delay fault test
Path delay fault
Single input change sequences
分类号
TN407 [电子电信—微电子学与固体电子学]
在线阅读
下载PDF
职称材料
题名
时延故障低成本单跳变测试序列生成器(英文)
2
作者
杨德才
谢永乐
陈光
机构
电子科技大学自动化工程学院
出处
《四川大学学报（工程科学版）》
EI
CAS
CSCD
北大核心
2008年第4期166-171,共6页
基金
国家自然科学基金资助项目(90407007)
文摘
为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响。该累加器可执行通常的累加运算,在测试时又可担当测试器。与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销。由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成。
关键词
内建自
测试
时延故障测试
测试
序列生成器
双向量
测试
Keywords
BIST
delay fault testing
test pattern generator
two-pattern testing
分类号
TP301 [自动化与计算机技术—计算机系统结构]
在线阅读
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
阵列乘法器通路时延故障的内建自测试
杨德才
陈光
谢永乐
《电子与信息学报》
EI
CSCD
北大核心
2009
2
在线阅读
下载PDF
职称材料
2
时延故障低成本单跳变测试序列生成器(英文)
杨德才
谢永乐
陈光
《四川大学学报（工程科学版）》
EI
CAS
CSCD
北大核心
2008
0
在线阅读
下载PDF
职称材料
已选择
0
条
导出题录
引用分析
参考文献
引证文献
统计分析
检索结果
已选文献
上一页
1
下一页
到第
页
确定
用户登录
登录
IP登录
使用帮助
返回顶部
