为了进一步提高无限冲激击响应(IIR)数字滤波器的性能,提出了一种基于结构和参数同时进化的IIR数字滤波器设计方法。首先,通过遗传算法(GA)得到初始滤波器结构;然后,利用差分进化(DE)算法优化滤波器参数;最后,通过动态调整个体搜索步长...为了进一步提高无限冲激击响应(IIR)数字滤波器的性能,提出了一种基于结构和参数同时进化的IIR数字滤波器设计方法。首先,通过遗传算法(GA)得到初始滤波器结构;然后,利用差分进化(DE)算法优化滤波器参数;最后,通过动态调整个体搜索步长和双向试探搜索的改进寻优算法对滤波器参数进一步优化,并将该算法用于低通、高通数字滤波器的设计。同基于遗传算法结构进化的IIR滤波器方法相比,继续利用差分进化算法和改进的寻优算法优化乘法器参数得到的低通数字滤波器的通带性能相差不大,但是过渡带宽度减小了65%,阻带最小衰减下降了36.48 d B;得到的高通数字滤波器通带波纹减少了75%,过渡带宽度减小了44%,阻带最小衰减下降了12.13 d B。实验仿真结果表明,所提方法可以获得性能更佳的滤波器,是一种有效可行的IIR数字滤波器的设计方法。展开更多
针对利用现场可编辑门阵列(FPGA)设计有限长冲击响应(FIR)数字滤波器中如何降低硬件资源消耗、提高硬件资源利用率的问题,提出一种改进的分布式算法。该算法是将固定系数的FIR滤波器系统单位脉冲响应事先存储在查找表中,利用搜索查找表...针对利用现场可编辑门阵列(FPGA)设计有限长冲击响应(FIR)数字滤波器中如何降低硬件资源消耗、提高硬件资源利用率的问题,提出一种改进的分布式算法。该算法是将固定系数的FIR滤波器系统单位脉冲响应事先存储在查找表中,利用搜索查找表得到运算结果,而不是使用传统的硬件方式来实现乘累加运算。介绍了以Altera公司的DSP Builder软件作为设计18阶FIR数字低通滤波器设计工具的具体流程和方法。通过Simulink和硬件在环(HIL)模块的引入,将设计模块下载到FPGA,进行软硬件协同仿真,给出滤波器的性能指标的实测结果。实测结果表明,所设计的18阶分布式算法低通滤波器截止频率为5.6 k Hz,带内波动:<0.5 d B,带外抑制:>18 d B,消耗的逻辑单元数量仅为442个较同阶的传统数字滤波器小一个数量级。因此,利用分布式算法设计的滤波器不仅其性能指标能够满足设计要求,对硬件资源的使用效率也有极大的改善。展开更多
文摘为了进一步提高无限冲激击响应(IIR)数字滤波器的性能,提出了一种基于结构和参数同时进化的IIR数字滤波器设计方法。首先,通过遗传算法(GA)得到初始滤波器结构;然后,利用差分进化(DE)算法优化滤波器参数;最后,通过动态调整个体搜索步长和双向试探搜索的改进寻优算法对滤波器参数进一步优化,并将该算法用于低通、高通数字滤波器的设计。同基于遗传算法结构进化的IIR滤波器方法相比,继续利用差分进化算法和改进的寻优算法优化乘法器参数得到的低通数字滤波器的通带性能相差不大,但是过渡带宽度减小了65%,阻带最小衰减下降了36.48 d B;得到的高通数字滤波器通带波纹减少了75%,过渡带宽度减小了44%,阻带最小衰减下降了12.13 d B。实验仿真结果表明,所提方法可以获得性能更佳的滤波器,是一种有效可行的IIR数字滤波器的设计方法。
文摘针对利用现场可编辑门阵列(FPGA)设计有限长冲击响应(FIR)数字滤波器中如何降低硬件资源消耗、提高硬件资源利用率的问题,提出一种改进的分布式算法。该算法是将固定系数的FIR滤波器系统单位脉冲响应事先存储在查找表中,利用搜索查找表得到运算结果,而不是使用传统的硬件方式来实现乘累加运算。介绍了以Altera公司的DSP Builder软件作为设计18阶FIR数字低通滤波器设计工具的具体流程和方法。通过Simulink和硬件在环(HIL)模块的引入,将设计模块下载到FPGA,进行软硬件协同仿真,给出滤波器的性能指标的实测结果。实测结果表明,所设计的18阶分布式算法低通滤波器截止频率为5.6 k Hz,带内波动:<0.5 d B,带外抑制:>18 d B,消耗的逻辑单元数量仅为442个较同阶的传统数字滤波器小一个数量级。因此,利用分布式算法设计的滤波器不仅其性能指标能够满足设计要求,对硬件资源的使用效率也有极大的改善。
