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数字集成电路设计中的硬件加速验证技术
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作者 胡力佳 马琪 徐向阳 《现代电子技术》 2007年第11期145-147,共3页
在芯片规模指数式上升和要求面市时间快速缩短的双重压力下,验证已成为数字集成电路设计的瓶颈。利用硬件加速验证技术能很好地解决这一问题。该文论述了硬件加速验证系统的工作原理和组成结构,通过与传统HDL仿真器的比较证明了其优势,... 在芯片规模指数式上升和要求面市时间快速缩短的双重压力下,验证已成为数字集成电路设计的瓶颈。利用硬件加速验证技术能很好地解决这一问题。该文论述了硬件加速验证系统的工作原理和组成结构,通过与传统HDL仿真器的比较证明了其优势,并以Aldec公司硬件加速验证工具HES为例说明了硬件加速验证的验证流程。 展开更多
关键词 验证 硬件加速验证技术 仿真器 数字集成电路设计
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面向存算架构的神经网络数字系统设计
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作者 卢北辰 杨兵 《微电子学与计算机》 2024年第9期98-109,共12页
随着深度学习与神经网络的不断发展,庞大的计算量使得传统的冯·诺依曼架构设备面临“存储墙”等问题,因此“存内计算(Compute-In-Memory,CIM)”成为满足神经网络高时效需求和高运算量要求的主流设计方向。针对高密度数据的高性能... 随着深度学习与神经网络的不断发展,庞大的计算量使得传统的冯·诺依曼架构设备面临“存储墙”等问题,因此“存内计算(Compute-In-Memory,CIM)”成为满足神经网络高时效需求和高运算量要求的主流设计方向。针对高密度数据的高性能计算提供高速且节能的解决方案,设计了一款神经网络加速器。首先,完成了对ResNet14神经网络的量化,依据其结构设计了一种面向存内计算的数字系统。而后,为了增强该系统的多网络适配性,提出了一种兼容性架构构想,使该数字系统可适配ResNet18或其他卷积神经网络的部分卷积层。最后,将该系统加载到FPGA上进行验证。在10 MHz的时钟频率下,以Cifar-10和MNIST数据集进行目标分类任务,分别得到60 FPS下84.17%和98.79%的准确率,具有更小的数据位宽和相近的准确率。 展开更多
关键词 存内计算 数字集成电路设计 目标分类 卷积神经网络 ResNet14
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TEST OF BOARD-LEVEL BOUNDARY SCAN INTEGRITY
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作者 臧春华 《Transactions of Nanjing University of Aeronautics and Astronautics》 EI 1998年第2期121-127,共7页
The IEEE Standard 1149.1 boundary scan (BS) implementation provides the internal access required for testing the digital printed circuit board (PCB). However, the integrity of the boundary scan test infrastructure sh... The IEEE Standard 1149.1 boundary scan (BS) implementation provides the internal access required for testing the digital printed circuit board (PCB). However, the integrity of the boundary scan test infrastructure should be tested first to guarantee the validation of the results of the rest functional test and diagnosis. This paper describes the fault models and test principles of the BS test access port (TAP) lines on PCBs. A test algorithm with high fault coverage and short time is then presented for the PCB on which all ICs are BS ones. 展开更多
关键词 fault detection digital integrated circuits test circuits boundary scan design board test
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