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一种基于边沿切换技术的随机时间-数字转换器
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作者 王子轩 蔡志匡 +2 位作者 胡善文 周波 杨恒新 《南京邮电大学学报(自然科学版)》 北大核心 2016年第5期90-95,共6页
提出了一种基于边沿切换技术的随机时间-数字转换器(Stochastic Time-to-Digital Converter,STDC),相比传统STDC结构,基于边沿切换技术的STDC在实现相同分辨率的情况下可将功耗降低30%,具有高分辨率、低功耗、PVT抗性好的特点。采用0.13... 提出了一种基于边沿切换技术的随机时间-数字转换器(Stochastic Time-to-Digital Converter,STDC),相比传统STDC结构,基于边沿切换技术的STDC在实现相同分辨率的情况下可将功耗降低30%,具有高分辨率、低功耗、PVT抗性好的特点。采用0.13μm CMOS工艺流片验证,测试结果表明,采用边沿切换技术后,STDC可达到1 ps的高分辨率,功耗仅0.9 m W。此外,边沿切换技术还具有减少失配和降低闪烁噪声的效果。 展开更多
关键词 时间-数字转换器 随机时间-数字转换器 边沿切换技术 分辨率
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一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环
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作者 王子轩 张聪 +4 位作者 耿鑫 丁浩 徐浩 郭宇锋 王嵘 《南京邮电大学学报(自然科学版)》 北大核心 2017年第6期44-49,共6页
提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该... 提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13μm CMOS工艺进行了流片,测试结果显示:芯片总功耗为12mW,带内和带外相位噪声分别为-91dBc/Hz@10kHz和-128dBc/Hz@1MHz,RMS抖动和峰峰抖动值分别为2.9ps和21.5ps。 展开更多
关键词 ΔΣ时间-数字转换器 流水线型时间-数字转换器 噪声整形 数字锁相环
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基于时间数字转换器的数字输出电子式互感器校验系统 被引量:6
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作者 范洁 程含渺 +4 位作者 季欣荣 陈刚 周玉 陈霄 易永仙 《电力自动化设备》 EI CSCD 北大核心 2014年第10期164-168,共5页
为了提高基于高精度采集卡的数字输出电子式互感器校验系统的相位测量精度,分析了其相位测量误差产生的原因。基于此,提出通过时间数字转换器(TDC)测量采集卡从触发采样到开始采样的时间差,再将该时间差换算为角度以校正相位,给出了所... 为了提高基于高精度采集卡的数字输出电子式互感器校验系统的相位测量精度,分析了其相位测量误差产生的原因。基于此,提出通过时间数字转换器(TDC)测量采集卡从触发采样到开始采样的时间差,再将该时间差换算为角度以校正相位,给出了所提方法在校验系统中的实现方法。对应用所提方法的校验系统的准确度进行理论分析,结果表明其测量准确度为0.05级,可用于校验精度为0.2级及以下的电子式互感器。 展开更多
关键词 电子式互感器 校验系统 采样 非同步 时间数字转换器 相位校正 测量误差
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高速ADC(模拟数字转换器)结构设计技术 被引量:7
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作者 朱樟明 杨银堂 《半导体技术》 CAS CSCD 北大核心 2003年第5期65-69,共5页
系统分析了当前主流的FLASHADC、折叠式ADC、流水线ADC等各种高速ADC的结构,比较各种结构之间的优缺点,阐述了高速ADC结构的发展趋势。
关键词 ADC 模拟数字转换器 结构设计 结构比较 折叠式 流水线 FLASH-ADC
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一种基于时间数字转换器的瞬时测频技术 被引量:9
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作者 凌祥 张树森 《电子测量技术》 2016年第11期16-18,25,共4页
为了提高数字计数式瞬时测频的精度,提出了一种采用时间数字转换器(TDC)进行瞬时测频的新技术。通过对脉内的被测信号脉冲个数进行计数,并利用TDC测量输入信号的脉宽,可得到被测信号频率。在 FPGA 中设计了测频的基本时序,并完成... 为了提高数字计数式瞬时测频的精度,提出了一种采用时间数字转换器(TDC)进行瞬时测频的新技术。通过对脉内的被测信号脉冲个数进行计数,并利用TDC测量输入信号的脉宽,可得到被测信号频率。在 FPGA 中设计了测频的基本时序,并完成了对TDC的控制和数据计算。为了提高瞬时测频机工作的稳定性,设计了TDC的校准方法,通过在测量间歇期插入标准脉宽信号进行测量,以修正T DC的漂移。经测试表明,对于脉宽1μs、载频频率为1~2GHz的输入信号,该技术的测量精度约为0.3MHz,测量时间小于1μs。 展开更多
关键词 瞬时测频 测频精度 时间数字转换器 测量校准
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基于时空关系的高分辨率时间数字转换器 被引量:1
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作者 许建华 张超 +2 位作者 王召利 范文晶 王海 《电测与仪表》 北大核心 2010年第2期60-63,共4页
本文介绍了一种利用时空关系来提高测量时间间隔精度的时间数字转换器(TDC),该转换器用固定长度的抽头传输线作为量化延时单元,对短时间间隔进行量化,其主要分为传输线、缓冲器和重合检测电路三个部分,本文对此进行了深入分析。这种时... 本文介绍了一种利用时空关系来提高测量时间间隔精度的时间数字转换器(TDC),该转换器用固定长度的抽头传输线作为量化延时单元,对短时间间隔进行量化,其主要分为传输线、缓冲器和重合检测电路三个部分,本文对此进行了深入分析。这种时间数字转换器的一个优点是容易集成,我们做了个原型机来验证这个原理,在该原型机中使用印刷电路板上的微带线作为延迟线,最后实现了82ps的测量精度。 展开更多
关键词 时空关系 时间数字转换器(TDC) 时间间隔 延迟线 重合检测
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流水线模拟数字转换器的权重误差校准 被引量:1
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作者 贾华宇 刘丽 张建国 《光学精密工程》 EI CAS CSCD 北大核心 2014年第11期3114-3121,共8页
为校准流水线模拟数字转换器(ADC)中电容失配和由运算放大器的有限开环增益引起的级间增益误差,提出了一种新的基于权重的后台校准技术。该技术将流水线ADC中存在的上述误差统一归结为各级权重的偏差,建立了一个基于权重的ADC误差模型,... 为校准流水线模拟数字转换器(ADC)中电容失配和由运算放大器的有限开环增益引起的级间增益误差,提出了一种新的基于权重的后台校准技术。该技术将流水线ADC中存在的上述误差统一归结为各级权重的偏差,建立了一个基于权重的ADC误差模型,并利用后级的数字输出来校准前级的误差。该技术在ADC末尾增加了额外的两个子级,这两个子级仅在校准过程中使用,从而使得ADC正常的模数转换过程不被中断,校准进程在后台执行。由于在校准期间和正常工作期间所有可能出现的信号路径的前7级均被校准,故进一步减小了误差,提高了精度。应用该技术实现了一个14bit,80 MS/s的流水线ADC,该芯片采用Chartered 0.18μm,1p6mCMOS工艺设计,总功耗为260mW,芯片面积为7.161mm2。实验结果显示:本文提出的校准技术可以提高ADC的精度,改善ADC的动态和静态性能。 展开更多
关键词 流水线模拟数字转换器 级间增益误差 数字校准 后台校准 状态机
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自整角机/数字转换器及其在轴角测量系统中的应用 被引量:6
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作者 张大彪 《仪表技术与传感器》 CSCD 北大核心 2000年第12期10-12,共3页
文中介绍了自整角机/数字转换器的电路组成和工作原理。给出了由AD2S80A组成 的轴角测量电路,分析了测角误差以及提高测量精度的方法。
关键词 自整角机 数字转换器 测量误差 轴角测量系统
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自整角机/数字转换器及其外围电路设计 被引量:7
9
作者 胡皓 董辰光 《兵工自动化》 2005年第5期90-91,共2页
自整角机/数字(S/D)转换器模块采用跟踪反馈转换技术,输入信号为三线自整角机与参考信号,输出信号为二进制码,内部含有与系统接口的逻辑电路和三态数据锁存器,参考信号引入后转换为与轴角成比例的正余弦交流电压。采样后经A/D转换和... 自整角机/数字(S/D)转换器模块采用跟踪反馈转换技术,输入信号为三线自整角机与参考信号,输出信号为二进制码,内部含有与系统接口的逻辑电路和三态数据锁存器,参考信号引入后转换为与轴角成比例的正余弦交流电压。采样后经A/D转换和时内部地址总线信号译码,控制轴角数字信号。自检时两继电器受自检测信号控制交换输入S/D转换器模块的三个同步器信号,由系统分析输入的数字信息,以判断存在故障否。 展开更多
关键词 自整角机/数字转换器 跟踪反馈转换 A/D转换 外围电路
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16通道高分辨CAMAC时间数字转换器 被引量:1
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作者 金革 佐佐木修 《核电子学与探测技术》 CAS CSCD 北大核心 1999年第3期192-196,共5页
介绍一种16通道高分辨CAMAC时间数字转换器组件,具有12位动态范围,其最小时间分辨达26ps,16个通道的总变换时间仅15μs。该组件采用COMMONSTART模式,16个独立的STOP。该组件有两种读出方式:随... 介绍一种16通道高分辨CAMAC时间数字转换器组件,具有12位动态范围,其最小时间分辨达26ps,16个通道的总变换时间仅15μs。该组件采用COMMONSTART模式,16个独立的STOP。该组件有两种读出方式:随机读出和稀疏扫描读出方式。为了简化设计,提高组件的可靠性,在组件中TAC部分被设计成一个很小的模块,每个模块包含两路独立TAC,组件中共使用了8个这样的TAC模块。详细介绍了该16通道高分辨CAMAC时间数字转换器组件的原理。 展开更多
关键词 TDC CAMAC 分辨率 时间数字转换器 核物理
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基于时间—数字转换器的力矩传感器
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作者 王嘉力 姜力 《传感器与微系统》 CSCD 北大核心 2008年第2期74-76,共3页
介绍了基于时间—数字转换器(TDC)的应变测量原理与特点。设计并制作了基于TDC技术的机器人关节力矩传感器。基于TDC应变测量原理的力矩传感器具有组成电路简单、系统电流消耗小的特点。对传感器进行了静动态校正,并分析了试验结果。
关键词 时间-数字转换器 力矩传感器 时间间隔测量
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应用于全数字锁相环的时间数字转换器设计 被引量:6
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作者 张陆 张长春 +2 位作者 李卫 郭宇锋 方玉明 《南京邮电大学学报(自然科学版)》 北大核心 2014年第1期47-52,共6页
采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准... 采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围。该设计完成了RTL级建模、仿真、综合及布局布线等整个流程。仿真结果表明,该TDC电路工作正常,在1.8 V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255μm×265μm。 展开更多
关键词 专用集成电路 数字锁相环 时间数字转换器 相位检测
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基于时间放大技术的时间数字转换器的设计 被引量:6
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作者 郭围围 尹勇生 +3 位作者 龚号 孟煦 陈珍海 邓红辉 《电子测量与仪器学报》 CSCD 北大核心 2022年第4期98-105,共8页
本文基于时间放大技术设计了一种两步式的时间数字转换器(TDC),可应用于高精度的飞行测量领域。本设计采用SMIC 55 nm CMOS工艺,采用环形延时TDC作为粗量化电路,采用游标式TDC作为细量化电路。游标式TDC的精度受到延时失配限制,导致在... 本文基于时间放大技术设计了一种两步式的时间数字转换器(TDC),可应用于高精度的飞行测量领域。本设计采用SMIC 55 nm CMOS工艺,采用环形延时TDC作为粗量化电路,采用游标式TDC作为细量化电路。游标式TDC的精度受到延时失配限制,导致在设计时难以突破更高精度的要求。时间放大器通过放大粗量化产生的时间余量,并继续进行第二次细量化,降低了细量化电路的设计难度。针对传统时间放大器输入范围有限以及放大精确度不足的弊端,提出一种新的时间放大器结构,具有精确放大宽范围输入时间间隔的能力。仿真结果表明,采用该种时间放大器的TDC可实现的分辨率为3.7 ps,测量范围为80 ns,微分非线性(DNL)为0.73 LSB,积分非线性(INL)为0.95 LSB,该设计能够在高线性度下更好地兼顾TDC的分辨率与测量范围。 展开更多
关键词 时间数字转换器 分辨率 测量范围 时间放大器 时间余量
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一种实用的旋转变压器—数字转换器检测电路
14
作者 张先军 陈高平 《实用测试技术》 2001年第6期22-23,共2页
本文介绍了用四个运算放大器获得旋转变压器的模拟电路 ,为旋转变压器—数字转换器的检测试验提供了一个简单易行的方法。利用该方法改变两正交信号源的振幅对旋转变压器的角度信号进行了数值摸拟。结果表明 :(1 )模拟旋转变压器的可调... 本文介绍了用四个运算放大器获得旋转变压器的模拟电路 ,为旋转变压器—数字转换器的检测试验提供了一个简单易行的方法。利用该方法改变两正交信号源的振幅对旋转变压器的角度信号进行了数值摸拟。结果表明 :(1 )模拟旋转变压器的可调正交信号源的频率稳定性和振幅稳定性均比较理想 ;(2 )角度的数值模拟信号接近理论值。 展开更多
关键词 旋转变压器 数字转换器 检测电路 运算放大器 角度测量
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旋转变压器数字转换器AD2S1205在电机转子位置检测中的应用 被引量:6
15
作者 敖杰 刘永强 《仪表技术与传感器》 CSCD 北大核心 2013年第5期25-28,共4页
文中介绍了一种永磁同步电机转子位置检测方法,使用DSP的并口模拟SPI读取AD2S1205转换的位置信息。AD2S1205是最新的单芯片旋变数字转换器,将旋转变压器输出的模拟信号转化为数字信号。文中阐述了旋转变压器、AD2S1205的工作原理及其信... 文中介绍了一种永磁同步电机转子位置检测方法,使用DSP的并口模拟SPI读取AD2S1205转换的位置信息。AD2S1205是最新的单芯片旋变数字转换器,将旋转变压器输出的模拟信号转化为数字信号。文中阐述了旋转变压器、AD2S1205的工作原理及其信号引脚,结合TMS320LF2406A,给出了一种永磁同步电机转子位置检测的通讯接口方法及应用示例。 展开更多
关键词 旋转变压器 DSP 数字转换器 永磁同步电机 AD2S1205
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轴角数字转换器在感应同步器测角系统中的应用及误差分析 被引量:3
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作者 郭新 冯汝鹏 张建立 《高技术通讯》 EI CAS CSCD 2001年第4期68-71,共4页
介绍了跟踪型轴角数字转换器的工作原理 ,然后对其转换误差进行了分析。给出了系统最大跟踪转速与系统激磁频率。
关键词 感应同步器 鉴幅 转换误差 轴角数字转换器 测角系统
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基于多级放大结构的高速低功耗时间数字转换器设计 被引量:1
17
作者 范传奇 贾嵩 +2 位作者 王振宇 严伟 吴泽波 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2018年第2期299-306,共8页
提出一种多级放大时间数字转换器新型结构。该结构由粗测和细测组成,粗测部分利用延时链得到小于一个延时单元的关键余量,并设计了面积小、功耗低的关键余量选择逻辑。细测部分,利用两倍时间放大器和过半判断器从高位到低位依次产生4位... 提出一种多级放大时间数字转换器新型结构。该结构由粗测和细测组成,粗测部分利用延时链得到小于一个延时单元的关键余量,并设计了面积小、功耗低的关键余量选择逻辑。细测部分,利用两倍时间放大器和过半判断器从高位到低位依次产生4位二进制码。在SMIC 65 nm工艺下仿真,新型结构的分辨率为1.44ps,量程为736 ps,转换速度可达470 MS/s,在100 MHz频率下,平均功耗仅为1.3 m W。对两倍时间放大器设计了校准电路,提高了抵抗PVT的能力,得到良好的积分非线性。 展开更多
关键词 时间数字转换器 时间放大器 高速 低功耗
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应用于时间数字转换器的补偿校准算法及电路 被引量:1
18
作者 赵捷 赵野 +3 位作者 童纪昀 王莎 张孟翟 赵发展 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2022年第12期1637-1642,共6页
文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process,voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、... 文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process,voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现,版图面积仅为380×140μm^(2),在1.2 V电源下功耗为4.2 mW。仿真结果表明:系统分辨率为104 ps,最大微分非线性(differential nonlinearity,DNL)和积分非线性(integral nonlinearity,INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。 展开更多
关键词 时间数字转换器(TDC) 相位内插 补偿校准 亚稳态 算法电路
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面向全数字锁相环应用的时间数字转换器
19
作者 张孝 马卓 +3 位作者 谢伦国 余金山 袁珩洲 王志强 《计算机工程与科学》 CSCD 北大核心 2015年第7期1252-1257,共6页
时间数字转换器TDC是全数字锁相环ADPLL相位捕获的重要部件。以TDC分辨率的提升为主线,讨论了计数器型、门延迟和亚门延迟型三类全数字TDC的基本结构,从提高分辨率、增加动态范围、减小非线性误差等技术点对比阐述各自的优势,并对TDC技... 时间数字转换器TDC是全数字锁相环ADPLL相位捕获的重要部件。以TDC分辨率的提升为主线,讨论了计数器型、门延迟和亚门延迟型三类全数字TDC的基本结构,从提高分辨率、增加动态范围、减小非线性误差等技术点对比阐述各自的优势,并对TDC技术在全数字锁相环中的应用前景以及未来研究重点进行了简要分析。 展开更多
关键词 时间数字转换器 分辨率 动态范围 数字锁相环
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一种通用的时间数字转换器码密度校准信号产生方法及其实现 被引量:9
20
作者 李海涛 李斌康 +3 位作者 田耕 阮林波 赵前 吕宗璟 《电子与信息学报》 EI CSCD 北大核心 2021年第8期2121-2127,共7页
该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时... 该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时路径上,实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC,利用该方法校准plain TDC的码宽(抽头延迟时间),研究校准了2抽头方式下的TDC的性能参数,时间分辨率(对应TDC的最低有效位,Least Significant Bit,LSB)为24.9 ps,微分非线性为(–0.84~3.1)LSB,积分非线性为(–5.0~2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现,多次测试考核结果表明,单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源,重复性、稳定性较好,实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。 展开更多
关键词 时间数字转换器 码密度校准 相干采样 TDC主时钟 校准信号
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